KR100280491B1

KR100280491B1 - Digital / Analog Converter for Image Processing

Info

Publication number: KR100280491B1
Application number: KR1019980032313A
Authority: KR
Inventors: 김경월
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-08-08
Filing date: 1998-08-08
Publication date: 2001-02-01
Also published as: KR20000013447A

Abstract

본 발명은 영상처리용 디지털/아날로그 변환기에 관한 것으로, 종래에는 슬립모드에서 오티-앰프의 구동에 의한 자체 전류소모와 오티-앰프의 구동으로 인한 전류패스가 형성되어 불필요한 전류가 소모되는 문제점이 있었다. 따라서, 본 발명은 영상처리용 디지털/아날로그 변환기를 슬립모드 여부에 따라 전원전압 또는 기준전압을 증폭부의 제1입력단에 인가하는 제1스위칭부와; 슬립모드 여부에 따라 전원전압 또는 상기 증폭부의 출력을 인가하는 제2스위칭부와; 게이트가 상기 제2스위칭부에 접속되고, 소스가 전원전압에 접속된 제1 피모스트랜지스터 및 게이트가 상기 제1스위칭부에 접속되고, 소스가 제1 피모스트랜지스터의 드레인에 접속되며, 드레인이 상기 증폭부의 제2입력단에 접속됨과 아울러 기준저항을 통해 접지된 제2 피모스트랜지스터와; 게이트가 상기 제2스위칭부에 접속되고, 소스가 전원전압에 접속된 제3∼제5 피모스트랜지스터와; 반전된 R,G,B 색에 대한 데이터를 입력받아 슬립모드 여부에 따른 R,G,B 색에 대한 제어신호를 각각 출력하는 제어신호발생부와; 상기 제3∼제5 피모스트랜지스터의 드레인에 각각 접속되어 상기 제1스위칭부의 출력과 제어신호발생부의 R,G,B 색에 대한 제어신호에 따라 R,G,B 색에 대한 전압을 출력하는 제1∼제3 R,G,B 전압출력부로 구성하여 슬립모드에서 모든 전류패스를 차단함으로써, 전류소모를 최소화할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital-to-analog converter for image processing. In the related art, there is a problem in that a self-current consumption by the OT-amplifier driving and a current path due to the OT-amp driving in the sleep mode consume unnecessary current. . Accordingly, the present invention includes a first switching unit for applying a power supply voltage or a reference voltage to the first input terminal of the amplifier according to whether the image processing digital to analog converter in the sleep mode; A second switching unit configured to apply a power voltage or an output of the amplifying unit depending on whether a sleep mode is present; A first PMOS transistor having a gate connected to the second switching unit, a source connected to a power supply voltage, and a gate connected to the first switching unit, a source connected to a drain of the first PMOS transistor, and a drain A second PMOS transistor connected to a second input terminal of the amplifier and grounded through a reference resistor; Third to fifth PMOS transistors having a gate connected to the second switching unit, and a source connected to a power supply voltage; A control signal generator for receiving data about the inverted R, G, and B colors and outputting control signals for the R, G, and B colors according to whether the sleep mode is used; Connected to the drains of the third to fifth PMOS transistors, respectively, and outputting voltages for R, G, and B colors according to control signals for the R, G, and B colors of the first switching unit and the control signal generator; The first to third R, G, and B voltage output units are configured to block all current paths in the sleep mode, thereby minimizing current consumption.

Description

Digital / Analog Converter for Image Processing

본 발명은 영상처리용 디지털/아날로그 변환기에 관한 것으로, 특히 컴퓨터 디스플레이(display) 시스템의 비디오 블랭킹(video blanking)인 슬립모드에서 불필요한 전류소모를 최소화하기에 적당하도록 한 영상처리용 디지털/아날로그 변환기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital to analog converter for image processing, and more particularly to an image processing digital to analog converter suitable for minimizing unnecessary current consumption in a sleep mode, which is video blanking of a computer display system. It is about.

일반적으로, 영상처리용 디지털/아날로그 변환기는 R,G,B 색에 대한 n개의 디지털 신호를 입력받는 2ⁿ개의 셀로 이루어지며, 각 셀들의 R,G,B 색에 대한 출력전류들이 각각 더해져서 최종 출력단자를 통해 아날로그 전압으로 출력된다. 이와같은 종래의 영상처리용 디지털/아날로그 변환기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a digital-to-analog converter for image processing is composed of 2 ⁿ cells that receive ⁿ digital signals for R, G, and B colors, and output currents for each of the R, G, and B colors are added to each other. It is output as analog voltage through the final output terminal. This conventional image processing digital to analog converter will be described in detail with reference to the accompanying drawings as follows.

도1은 설명의 편의를 위하여 1개의 셀로 도시한 종래 영상처리용 디지털/아날로그 변환기의 회로도로서, 이에 도시한 바와같이 반전단자(-)가 제너다이오드(ZD1)를 통해 접지된 오티-앰프(operational transconductance amplifier, 전압입력, 전류출력으로 일종의 제어전류원 : OT-AMP1)와; 게이트가 오티-앰프(0T-AMP1)의 출력에 접속되고 소스가 전원전압(VDD)에 접속되며, 드레인이 그 오티-앰프(OT-AMP1)의 비반전단자(+)에 접속됨과 아울러 저항(Rset)을 통해 접지된 피모스트랜지스터(PM1)와; 그 피모스트랜지스터(PM1)의 게이트와 전원전압(VDD) 사이에 병렬로 접속된 보상(compensation) 커패시터(Cc) 및 슬립모드에 따라 교번하여 온/오프되는 제1,제2스위치(S1,S2)와; 각 게이트가 그 제1,제2 스위치(S1,S2) 사이에 접속되고, 소스가 전원전압(VDD)에 접속된 피모스트랜지스터(PM2∼PM4)와; 그 피모스트랜지스터(PM2∼PM4)의 드레인에 각각 접속되어 R,G,B 색에 대한 데이터( ,RDATA),( ,GDATA),( ,BDATA)에 따라 R,G,B 색에 대한 전압(IOR,IOG,IOB)을 출력하는 R,G,B 전압출력부(11∼13)로 구성된다.FIG. 1 is a circuit diagram of a conventional digital-to-analog converter for image processing shown in one cell for convenience of explanation. As shown therein, an inverting terminal (-) is grounded through a zener diode ZD1 (operational). transconductance amplifier, voltage input, current output, a kind of control current source: OT-AMP1); The gate is connected to the output of the OT-AMP1 (0T-AMP1), the source is connected to the power supply voltage (VDD), the drain is connected to the non-inverting terminal (+) of the OT-AMP1, and the resistance ( PMOS transistor PM1 grounded through Rset); Compensation capacitor Cc connected in parallel between the gate of the PMOS transistor PM1 and the power supply voltage VDD and the first and second switches S1 and S2 alternately turned on and off according to the sleep mode. )Wow; Each of the gates is connected between the first and second switches S1 and S2, and the source transistors PM2 to PM4 are connected to the power supply voltage VDD; Connected to the drains of the PMOS transistors PM2 to PM4, respectively, , RDATA), ( , GDATA), ( And R, G and B voltage output units 11 to 13 for outputting voltages IOR, I OG, and IOB for R, G, and B colors according to BDATA.

이때, 상기 R,G,B 전압출력부(11∼13)는 상기 피모스트랜지스터(PM2∼PM4)의 드레인과 접지 사이에 병렬로 접속된 피모스트랜지스터(PM5,PM6),(PM7,PM8),(PM9,PM10)가 각각의 게이트에 입력되는 R,G,B 색에 대한 데이터( ,RDATA),( ,GDATA),( ,BDATA)에 따라 부하저항(RL1∼RL3)을 통해 접지된 피모스트랜지스터(PM5,PM7,PM8)의 드레인에서 R,G,B 색에 대한 전압(IOR,IOG,IOB)이 출력되도록 구성된다. 이하, 상기한 바와같은 종래 영상처리용 디지털/아날로그 변환기의 동작을 설명한다.At this time, the R, G, B voltage output units 11 to 13 are connected to the drain of the PMOS transistors PM2 to PM4 in parallel with the PMO transistors PM5 and PM6 and PM7 and PM8. Data for R, G, and B colors where (PM9, PM10) is input to each gate , RDATA), ( , GDATA), ( The voltages IOR, IOG, and IOB for R, G, and B colors are output from the drains of the PMOS transistors PM5, PM7, and PM8 grounded through the load resistors RL1 to RL3 according to BDATA. . The operation of the conventional digital image-to-analog converter for image processing as described above will now be described.

먼저, 슬립모드가 아닐때에는 슬립모드신호(SLEEP, )에 의해 제1스위치(S1)는 온되고 제2스위치는 오프된다.First, when not in the sleep mode, the sleep mode signal (SLEEP, ), The first switch S1 is turned on and the second switch is turned off.

따라서, 피모스트랜지스터(PM1∼PM4)는 게이트에 입력되는 오티-앰프(OT-AMP1)의 출력신호에 의해 턴온되어 전원전압(VDD)에 따른 전류(I)가 동일하게 소스로부터 드레인으로 흐른다.Accordingly, the PMOS transistors PM1 to PM4 are turned on by the output signal of the OT-AMP1 input to the gate so that the current I corresponding to the power supply voltage VDD flows from the source to the drain.

이때, R,G,B 전압출력부(11∼13)는 피모스트랜지스터(PM5,PM6),(PM7,PM8),(PM9, PM10)의 각 게이트에 입력되는 R,G,B 색에 대한 데이터( ,RDATA),( ,GDATA),( ,BDATA)에 따라 구동된다.At this time, the R, G, B voltage output units 11 to 13 are used for R, G, and B colors input to the gates of the PMOS transistors PM5 and PM6, PM7 and PM8, and PM9 and PM10. data( , RDATA), ( , GDATA), ( , BDATA).

즉, 피모스트랜지스터(PM5,PM7,PM9)가 턴온되고 피모스트랜지스터(PM6,PM8,PM10)가 턴오프되면, 상기 피모스트랜지스터(PM2∼PM4)에 흐르는 전류(I)는 피모스트랜지스터(PM5,PM7,PM9)의 게이트에 입력되는 R,G,B 색에 대한 데이터( , , )에 따라 소스로부터 드레인 및 부하저항(RL1∼RL3)을 통해 접지로 흐르게 된다.That is, when the PMOS transistors PM5, PM7, and PM9 are turned on and the PMOS transistors PM6, PM8, and PM10 are turned off, the current I flowing through the PMOS transistors PM2 to PM4 is converted into the PMO transistors (PIM). Data on R, G, and B colors input to the gates of PM5, PM7, and PM9 ( , , ) Flows from the source to ground through the drain and load resistors RL1 to RL3.

따라서, 상기 부하저항(RL1∼RL3)에 걸리는 전압이 각각 R,G,B 색에 대한 전압(IOR,IOG,IOB)으로 출력된다.Accordingly, the voltages applied to the load resistors RL1 to RL3 are output as voltages IOR, IOM, and IOB for the R, G, and B colors, respectively.

상기와는 반대로, 피모스트랜지스터(PM5,PM7,PM9)가 턴오프되고 피모스트랜지스터(PM6,PM8,PM10)가 턴온되면, 상기 피모스트랜지스터(PM2∼PM4)에 흐르는 전류(I)는 피모스트랜지스터(PM6,PM8,PM10)의 게이트에 입력되는 R,G,B 색에 대한 데이터(RDATA,GDATA,BDATA)에 따라 소스로부터 드레인을 통해 접지로 흐르게 된다.Contrary to the above, when the PMOS transistors PM5, PM7, and PM9 are turned off and the PMOS transistors PM6, PM8, and PM10 are turned on, the current I flowing through the PMOS transistors PM2 to PM4 is avoided. According to the data RDATA, GDATA and BDATA for the R, G, and B colors input to the gates of the MOS transistors PM6, PM8, and PM10, they flow from the source to the ground through the drain.

그리고, 슬립모드일 때에는 슬립모드신호(SLEEP, )에 의해 제1스위치(S1)는 오프되고 제2스위치는 온된다.In the sleep mode, the sleep mode signal SLEEP, ), The first switch S1 is turned off and the second switch is turned on.

따라서, 피모스트랜지스터(PM2∼PM4)는 게이트에 전원전압(VDD)이 인가되어 턴오프되므로, 그 피모스트랜지스터(PM2∼PM4)를 통해 R,G,B 전압출력부(11∼13)로 흐르는 전원전압(VDD)에 따른 전류(I)가 차단된다.Therefore, since the power supply voltage VDD is applied to the gate and turned off, the PMOS transistors PM2 to PM4 are supplied to the R, G, and B voltage output units 11 to 13 through the PMOS transistors PM2 to PM4. The current I according to the flowing power supply voltage VDD is cut off.

이때, 오티-앰프(OT-AMP1)의 출력을 게이트에 입력받는 피모스트랜지스터(PM1)에 의해 전류패스가 형성되므로, 슬립모드에서 전류가 소모된다.At this time, since the current path is formed by the PMOS transistor PM1 receiving the output of the OT-AMP1 to the gate, the current is consumed in the sleep mode.

상기한 바와같은 종래의 영상처리용 디지털/아날로그 변환기는 비디오 블랭킹 상태인 슬립모드에서 오티-앰프의 구동에 의한 자체 전류소모와 오티-앰프의 구동으로 인한 전류패스가 형성되어 불필요한 전류가 소모되는 문제점이 있었다.As described above, the conventional digital-to-analog converter for image processing has a problem in that an unnecessary current is consumed due to its own current consumption by driving the OT-Amp and a current path due to the OT-Amp driving in the sleep mode in the video blanking state. There was this.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 컴퓨터 디스플레이 시스템의 슬립모드에서 불필요한 전류소모를 최소화할 수 있는 영상처리용 디지털/아날로그 변환기를 제공하는데 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a digital to analog converter for image processing that can minimize unnecessary current consumption in the sleep mode of a computer display system.

도1은 종래의 영상처리용 디지털/아날로그 변환기를 보인 회로도.1 is a circuit diagram showing a conventional digital-to-analog converter for image processing.

도2는 본 발명의 일 실시예를 보인 회로도.2 is a circuit diagram showing an embodiment of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10,30:제1,제2스위칭부 20:증폭부10,30: first and second switching unit 20: amplification unit

40:제어신호발생부 51∼53:R,G,B 전압출력부40: control signal generator 51 to 53: R, G, B voltage output unit

PM11∼PM15:피모스트랜지스터PM11 to PM15: Pimo transistor

상기한 바와같은 본 발명의 목적은 슬립모드 여부에 따라 전원전압 또는 기준전압을 증폭부의 제1입력단에 인가하는 제1스위칭부와; 슬립모드 여부에 따라 전원전압 또는 상기 증폭부의 출력을 인가하는 제2스위칭부와; 게이트가 상기 제2스위칭부에 접속되고, 소스가 전원전압에 접속된 제1 피모스트랜지스터 및 게이트가 상기 제1스위칭부에 접속되고, 소스가 제1 피모스트랜지스터의 드레인에 접속되며, 드레인이 상기 증폭부의 제2입력단에 접속됨과 아울러 기준저항을 통해 접지된 제2 피모스트랜지스터와; 게이트가 상기 제2스위칭부에 접속되고, 소스가 전원전압에 접속된 제3∼제5 피모스트랜지스터와; 반전된 R,G,B 색에 대한 데이터를 입력받아 슬립모드 여부에 따른 R,G,B 색에 대한 제어신호를 각각 출력하는 제어신호발생부와; 상기 제3∼제5 피모스트랜지스터의 드레인에 각각 접속되어 상기 제1스위칭부의 출력과 제어신호발생부의 R,G,B 색에 대한 제어신호에 따라 R,G,B 색에 대한 전압을 출력하는 제1∼제3 R,G,B 전압출력부로 구성함으로써 달성되는 것으로, 본 발명에 의한 영상처리용 디지털/아날로그 변환기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An object of the present invention as described above comprises a first switching unit for applying a power supply voltage or a reference voltage to the first input terminal of the amplifier according to whether the sleep mode; A second switching unit configured to apply a power voltage or an output of the amplifying unit depending on whether a sleep mode is present; A first PMOS transistor having a gate connected to the second switching unit, a source connected to a power supply voltage, and a gate connected to the first switching unit, a source connected to a drain of the first PMOS transistor, and a drain A second PMOS transistor connected to a second input terminal of the amplifier and grounded through a reference resistor; Third to fifth PMOS transistors having a gate connected to the second switching unit, and a source connected to a power supply voltage; A control signal generator for receiving data about the inverted R, G, and B colors and outputting control signals for the R, G, and B colors according to whether the sleep mode is used; Connected to the drains of the third to fifth PMOS transistors, respectively, and outputting voltages for R, G, and B colors according to control signals for the R, G, and B colors of the first switching unit and the control signal generator; This is achieved by configuring the first to third R, G and B voltage output units, which will be described below in detail with reference to the accompanying drawings for the digital-to-analog converter for image processing according to the present invention.

도2는 설명의 편의를 위하여 1개의 셀로 도시한 본 발명의 일 실시예를 보인 회로도로서, 이에 도시한 바와같이 제1,제2저항(RB1,RB2) 및 슬립모드신호( )에 따라 온/오프 되는 제1스위치(S11)가 전원전압(VDD)과 접지 사이에 직렬접속되어 제1,제2저항(RB1,RB2) 사이의 출력을 증폭부(20) 오피앰프(OP-AMP21)의 반전단자(-)에 인가하는 제1스위칭부(10)와; 보상 커패시터(Cc) 및 슬립모드신호(SLEEP)에 따라 온/오프되는 제2스위치(S31)가 상기 전원전압(VDD)과 오피앰프(OP-AMP21)의 출력 사이에 병렬접속되어 슬립모드 여부에 따라 전원전압(VDD) 또는 상기 오피앰프(OP-AMP21)의 출력을 인가하는 제2스위칭부(30)와; 게이트가 그 제2스위칭부(30)에 접속되고, 소스가 전원전압(VDD)에 접속된 피모스트랜지스터(PM11) 및 게이트가 상기 제1스위칭부(10)에 접속되고, 소스가 피모스트랜지스터(PM11)의 드레인에 접속되며, 드레인이 상기 오피앰프(OP-AMP21)의 비반전단자(+)에 접속됨과 아울러 기준저항(Rref)을 통해 접지된 피모스트랜지스터(PM12)와; 게이트가 상기 제2스위칭부(30)에 접속되고, 소스가 전원전압(VDD)에 접속된 피모스트랜지스터(PM3∼PM5)와; 반전된 R,G,B 색에 대한 데이터( , , )와 슬립모드신호( )를 낸드조합하여 슬립모드 여부에 따른 R,G,B 색에 대한 제어신호(RD,GD,BD)를 각각 출력하는 낸드게이트(NAND41∼NAND43)로 이루어진 제어신호발생부(40)와; 상기 피모스트랜지스터(PM3∼PM5)의 드레인에 각각 접속되어 상기 제1스위칭부(10)의 출력과 R,G,B 색에 대한 제어신호(RD,GD,BD)에 따라 R,G,B 색에 대한 전압(IOR,IOG,IOB)을 각각 출력하는 R,G,B 전압출력부(51∼53)로 구성된다.FIG. 2 is a circuit diagram illustrating an embodiment of the present invention shown in one cell for convenience of description, and as shown therein, the first and second resistors RB1 and RB2 and the sleep mode signal ( The first switch S11 turned on / off is connected in series between the power supply voltage VDD and the ground to output the output between the first and second resistors RB1 and RB2 to the amplifier 20 of the amplifier. A first switching unit 10 applied to the inverting terminal (-) of -AMP21; The second switch S31, which is turned on / off according to the compensation capacitor Cc and the sleep mode signal SLEEP, is connected in parallel between the power supply voltage VDD and the output of the op amp OP-AMP21 to determine whether or not the sleep mode is in the sleep mode. A second switching unit 30 which applies a power supply voltage VDD or an output of the op amp OP-AMP21; A gate is connected to the second switching unit 30, a PMOS transistor PM11 having a source connected to the power supply voltage VDD, and a gate is connected to the first switching unit 10, and a source is connected to the PMOS transistor. A PMOS transistor (PM12) connected to the drain of the PM11 and connected to the non-inverting terminal (+) of the op amp (OP-AMP21) and grounded through a reference resistor (Rref); PMOS transistors PM3 to PM5 having a gate connected to the second switching unit 30 and a source connected to a power supply voltage VDD; Data for inverted R, G, B colors ( , , ) And sleep mode signal ( ) And a control signal generator 40 comprising NAND gates NAND41 to NAND43 for outputting control signals RD, GD, and BD for R, G, and B colors depending on whether a sleep mode is used. R, G, B connected to the drains of the PMOS transistors PM3 to PM5, respectively, according to the output of the first switching unit 10 and the control signals RD, GD, and BD for the R, G, and B colors. R, G, and B voltage output units 51 to 53 for outputting voltages IOR, IIO, and IOB for colors, respectively.

이때, 미설명부호 'S21'는 오피앰프(OP-AMP21)의 구동단자(EN)와 접지 사이에 접속되어 슬립모드신호( )에 따라 온/오프되어 슬립모드에서 오피앰프(OP-AMP21)의 구동을 차단하는 제3스위치이다.At this time, the reference numeral 'S21' is connected between the driving terminal EN of the op amp AMP21 and ground, and the sleep mode signal ( The third switch is turned on / off to block the driving of the op-amp 21 in the sleep mode.

그리고, 상기 R,G,B 전압출력부(51∼53)는 드레인이 부하저항(RL1∼RL3)를 통해 접지되어 각 게이트에 상기 제1스위칭부(10)의 출력을 입력받는 피모스트랜지스터(PM51,PM53,PM55) 및 드레인이 접지되어 각 게이트에 상기 R,G,B 색에 대한 제어신호(RD,GD,BD)를 입력받는 피모스트랜지스터(PM52,PM54,PM56)가 각각 병렬로 접속됨과 아울러 각 소스가 상기 피모스트랜지스터(PM13∼PM15)의 드레인과 접속되어 피모스트랜지스터(PM51,PM53,PM55)의 드레인에서 R,G,B 색에 대한 전압(IOR,IOG,IOB)이 출력되도록 구성된다.The R, G, and B voltage output units 51 to 53 may have a drain grounded through the load resistors RL1 to RL3 and receive the output of the first switching unit 10 to each gate. PMOS transistors PM52, PM54, and PM56, which receive the control signals RD, GD, and BD for the R, G, and B colors, are connected in parallel to the gates of the PM51, PM53, and PM55, respectively. In addition, each source is connected to the drains of the PMOS transistors PM13 to PM15, and the voltages IOR, IOC, and IOB for R, G, and B colors are output from the drains of the PMOS transistors PM51, PM53, and PM55. It is configured to be.

이하, 상기한 바와같은 본 발명의 일 실시예에 대한 동작을 설명한다.Hereinafter, the operation of one embodiment of the present invention as described above will be described.

먼저, 슬립모드가 아닐 경우에는 슬립모드신호(SLEEP, )에 의해 제1,제3스위치(S11,S21)는 온되고, 제2스위치(S31)는 오프된다.First, when not in the sleep mode, the sleep mode signal (SLEEP, ), The first and third switches S11 and S21 are turned on and the second switch S31 is turned off.

따라서, 제1스위칭부(10)는 제1,제2저항(RB1,RB2)을 통해 분압된 전원전압(VDD)을 기준전압으로 증폭부(20) 오피앰프(0P-AMP21)의 반전단자(-)와 피모스트랜지스터(PM12) 및 R,G,B 전압출력부(51∼53) 피모스트랜지스터(PM51,PM53,PM55)의 게이트에 인가하므로, 그 피모스트랜지스터(PM12,PM51,PM53,PM55)가 턴온된다.Accordingly, the first switching unit 10 uses the power supply voltage VDD divided by the first and second resistors RB1 and RB2 as a reference voltage to the inverting terminal of the op amp 00 op amp 0P-AMP21. -) And PMOS transistors PM12 and R, G, B voltage output units 51 to 53, so that they are applied to the gates of PMOS transistors PM51, PM53, and PM55, so that the PMOS transistors PM12, PM51, PM53, PM55) is turned on.

이때, 상기 증폭부(20)의 오피앰프(OP-AMP21)는 제3스위치(S21)에 의해 구동된다.At this time, the op amp OP-AMP21 of the amplifier 20 is driven by the third switch S21.

그리고, 제2스위칭부(30)는 상기 오피앰프(OP-AMP21)의 출력을 피모스트랜지스터(PM11,PM13∼PM15)의 게이트에 인가하므로, 그 피모스트랜지스터(PM11,PM13∼PM15)가 턴온되어 전원전압(VDD)에 따른 전류(I)가 동일하게 소스로부터 드레인으로 흐른다.Since the second switching unit 30 applies the output of the op amp AMP21 to the gates of the PMOS transistors PM11 and PM13 to PM15, the PMOS transistors PM11 and PM13 to PM15 turn on. Thus, the current I according to the power supply voltage VDD flows from the source to the drain in the same manner.

한편, 상기 제어신호발생부(40)의 낸드게이트(NAND41∼NAND43)는 일측에 입력되는 슬립모드신호( )가 고전위로 인가되므로, 타측에 입력되는 반전된 R,G,B 색에 대한 데이터( , , )를 다시 반전하여 R,G,B 색에 대한 제어신호(RD,GD,BD)로 출력한다.On the other hand, the NAND gates NAND41 to NAND43 of the control signal generator 40 are sleep mode signals input to one side ( ) Is applied at a high potential, so that the data for the inverted R, G, and B colors ( , , ) Is inverted and output as control signals RD, GD and BD for R, G and B colors.

따라서, 상기 R,G,B 전압출력부(51∼53)는 피모스트랜지스터(PM52,PM54,PM56)의 게이트에 입력되는 R,G,B 색에 대한 제어신호(RD,GD,BD)에 따라 피모스트랜지스터(PM51,PM53,PM55) 및 부하저항(RL1∼RL3)을 통해 접지로 전류패스가 형성되거나, 피모스트랜지스터(PM52,PM54,PM56)를 통해 접지로 전류패스가 형성되는데, 그 전류패스가 피모스트랜지스터(PM51,PM53,PM55) 및 부하저항(RL1∼RL3)을 통해 접지로 형성될 때, 부하저항(RL1∼RL3)에 걸리는 전압이 각각 R,G,B 색에 대한 전압(IOR,IOG,IOB)으로 출력된다.Accordingly, the R, G, and B voltage output units 51 to 53 correspond to the control signals RD, GD, and BD for the R, G, and B colors input to the gates of the PMOS transistors PM52, PM54, and PM56. Accordingly, a current path is formed to ground through the PMOS transistors PM51, PM53, and PM55 and the load resistors RL1 to RL3, or a current path is formed to ground through the PMOS transistors PM52, PM54, and PM56. When the current path is formed to ground through the PMOS transistors PM51, PM53, and PM55 and the load resistors RL1 to RL3, the voltages applied to the load resistors RL1 to RL3 are the voltages for the colors R, G, and B, respectively. Outputted as (IOR, IOG, IOB).

그리고, 슬립모드일 경우에는 슬립모드신호((SLEEP, )에 의래 제1,제3스위치(S11,S21)는 오프되고, 제2스위치(S31)는 온된다.In the sleep mode, the sleep mode signal (SLEEP, ), The first and third switches S11 and S21 are turned off, and the second switch S31 is turned on.

따라서, 제1스위칭부(10)는 전원전압(VDD)을 증폭부(20) 오피앰프(0P-AMP21)의 반전단자(-)에 인가함과 아울러 피모스트랜지스터(PM12) 및 R,G,B 전압출력부(51∼53) 피모스트랜지스터(PM51,PM53,PM55)의 게이트에 인가하므로, 그 피모스트랜지스터(PM12,PM51,PM53,PM55)가 턴오프된다. 이때, 상기 증폭부(20)의 오피앰프(OP-AMP21)는 제3스위치(S21)에 의해 구동이 차단된다.Therefore, the first switching unit 10 applies the power supply voltage VDD to the inverting terminal (-) of the op amp 0P-AMP21 of the amplifying unit 20, and also the PMOS transistors PM12, R, G, Since the B voltage output units 51 to 53 are applied to the gates of the PMOS transistors PM51, PM53, and PM55, the PMOS transistors PM12, PM51, PM53, and PM55 are turned off. At this time, the op amp (OP-AMP21) of the amplifier 20 is cut off by the third switch (S21).

그리고, 제2스위칭부(30)는 상기 전원전압(VDD)을 피모스트랜지스터(PM11,PM13∼PM15)의 게이트에 인가하므로, 그 피모스트랜지스터(PM11,PM13∼PM15)가 턴오프되어 소스로부터 드레인으로 흐르는 전류(I)가 차단된다.In addition, since the second switching unit 30 applies the power supply voltage VDD to the gates of the PMOS transistors PM11 and PM13 to PM15, the PMOS transistors PM11, PM13 to PM15 are turned off and are removed from the source. The current I flowing to the drain is cut off.

한편, 상기 제어신호발생부(40)의 낸드게이트(NAND41∼NAND43)는 일측에 입력되는 슬립모드신호( )가 저전위로 인가되므로, 타측에 입력되는 반전된 R,G,B 색에 대한 데이터( , , )와 무관하게 R,G,B 색에 대한 제어신호(RD,GD,BD)를 고전위로 출력하여 R,G,B 전압출력부(51∼53)의 피모스트랜지스터(PM52,PM54,PM56)를 턴오프시킨다.On the other hand, the NAND gates NAND41 to NAND43 of the control signal generator 40 are sleep mode signals input to one side ( ) Is applied at low potential, so the data for the inverted R, G, and B colors ( , , PMO transistors (PM52, PM54, PM56) of the R, G, B voltage output units 51 to 53 by outputting the control signals RD, GD, and BD for R, G, and B colors at high potential regardless of Turn off.

따라서, 슬립모드일 경우에 모든 전류패스가 차단된다.Therefore, all current paths are blocked in the sleep mode.

상기한 바와같은 본 발명에 의한 영상처리용 디지털/아날로그 변환기는 컴퓨터 디스플레이 시스템의 비디오블랭킹 상태인 슬립모드에서 모든 전류패스를 차단함으로써, 전류소모를 최소화하여 저전지(low battery)를 채용한 시스템에 사용이 적합한 효과가 있다.As described above, the digital-to-analog converter for image processing according to the present invention cuts off all current paths in the sleep mode of the video blanking state of the computer display system, thereby minimizing the current consumption in a system employing a low battery. Use has a suitable effect.

Claims

A first switching unit configured to apply a power supply voltage or a reference voltage to the first input terminal of the amplifier according to whether the sleep mode is present; A second switching unit configured to apply a power voltage or an output of the amplifying unit depending on whether a sleep mode is present; A first PMOS transistor having a gate connected to the second switching unit, a source connected to a power supply voltage, and a gate connected to the first switching unit, a source connected to a drain of the first PMOS transistor, and a drain A second PMOS transistor connected to a second input terminal of the amplifier and grounded through a reference resistor; Third to fifth PMOS transistors having a gate connected to the second switching unit, and a source connected to a power supply voltage; A control signal generator for receiving data about the inverted R, G, and B colors and outputting control signals for the R, G, and B colors according to whether the sleep mode is used; Connected to the drains of the third to fifth PMOS transistors, respectively, and outputting voltages for R, G, and B colors according to control signals for the R, G, and B colors of the first switching unit and the control signal generator; A digital-to-analog converter for image processing, comprising: first to third R, G, and B voltage output units.

The first switch of claim 1, wherein the first switch to be turned on / off according to the first and second resistors and the sleep mode signal is connected in series between the power supply voltage and the ground to supply power between the first and second resistors. A digital to analog converter for image processing, characterized in that configured to output a voltage or reference voltage.

The op amp of claim 1, wherein the amplifier comprises an inverting terminal connected to an output of the first switching unit, a non-inverting terminal connected to a drain of the second PMOS transistor, and an output of which is applied to the second switching unit. Digital to analog converter for image processing, characterized in that the configuration.

The image of claim 1 or 3, wherein the op amp further comprises a third switch connected between a driving terminal of the op amp and ground to be turned on / off according to the sleep mode signal. Digital to analog converter for processing.

The image of claim 1 or 3, wherein the second switching unit is configured such that a second switch turned on / off according to a compensation capacitor and a sleep mode signal is connected in parallel between the power supply voltage and the output of the operational amplifier. Digital to analog converter for processing.

2. The apparatus of claim 1, wherein the control signal generator NAND combines inverted data of R, G, and B colors with a sleep mode signal to output control signals for R, G, and B colors according to whether a sleep mode is present. A digital-to-analog converter for image processing, comprising: first to third NAND gates.

The first and third R, G and B voltage output units of claim 1 or 6, wherein the drains are respectively grounded through the first to third load resistors to receive the outputs of the first switching unit to each gate. The sixth, eighth, and tenth PMOS transistors and drains are grounded, respectively, and the seventh, ninth, and eleventh PMOS transistors, which receive control signals for the R, G, and B colors, are connected in parallel. In addition, each source is connected to the drains of the third to sixth MOS transistors, and the voltages for R, G, and B colors are output from the drains of the sixth, eighth, and tenth MOS transistors. Digital to analog converter for image processing.