KR100278280B1

KR100278280B1 - Transistor manufacturing method

Info

Publication number: KR100278280B1
Application number: KR1019940003884A
Authority: KR
Inventors: 류형식; 이주일
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 2001-03-02
Also published as: KR950025930A

Abstract

반도체 소자의 제조공정중 얕은 접합 구조의 트랜지스터 제조방법에 관한 것으로, 채널지역의 실리콘 기판(1)을 소정깊이로 선택식각하는 단계; 상기 식각된 채널지역 상부에 전도막(3)을 형성한 후 선택식각하고, 이온주입(5)하여 저농도로 도핑된 드레인(Lightly Doped Drain, LDD) 구조를 형성하고, 스페이서절연막(4)을 형성하는 단계; 및 상기 전도막(3) 및 스페이서 절연막(4)을 차단막으로 이온주입함으로써 활성영역(6)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 함으로써 본 발명은 얕은 접합 소자에 자기정렬 실리사이드 구조 채용이 용이하도록 함으로써 콘택 저항을 감소시켜 단채널 소자의 문제점인 동작속도 지연 문제를 완화시킬 수 있다.A method of manufacturing a transistor having a shallow junction structure during a manufacturing process of a semiconductor device, the method comprising: selectively etching a silicon substrate 1 in a channel region to a predetermined depth; After the conductive film 3 is formed on the etched channel region, it is selectively etched, ion implanted 5 to form a lightly doped drain (LDD) structure, and a spacer insulating film 4 is formed. Doing; And forming an active region 6 by ion implanting the conductive film 3 and the spacer insulating film 4 into the blocking film. Thus, the present invention can easily adopt a self-aligned silicide structure in a shallow junction element. By reducing the contact resistance, the operation speed delay problem of the short channel device can be alleviated.

Description

Transistor Manufacturing Method

제1도는 본 발명에 따른 트랜지스터 형성 공정 단면도.1 is a cross-sectional view of a transistor forming process according to the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 실리콘 기판 2 : 포토레지스트1 silicon substrate 2 photoresist

3 : 다결정실리콘막 4 : 스페이서 산화막3: polycrystalline silicon film 4: spacer oxide film

5 : 저농도로 도핑된 드레인 영역5: lightly doped drain region

6 : 소스/드레인 영역 7 : 티타늄막6: source / drain area 7: titanium film

8 : 티타늄실리사이드막8: titanium silicide film

본 발명은 반도체 소자의 제조공정 중 트랜지스터 제조방법에 관한 것으로, 특히 얇은 접합(Shallow Junction)의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor in a semiconductor device manufacturing process, and more particularly to a method of manufacturing a transistor of a thin junction.

반도체 소자 개발시 서브마이크론 이하의 미세 설계 규칙을 갖는 소자는 트랜지스터의 펀치스루(Punch Through) 방지 등을 목적으로 0.1마이크로미터 이하의 얕은 접합의 채용이 필수적이다.In the development of semiconductor devices, a device having a sub-micron fine design rule is required to adopt a shallow junction of 0.1 micrometer or less for the purpose of preventing punch-through of transistors.

얕은 접합을 갖는 트랜지스터 형성을 위한 종래 기술의 경우 낮은 에너지를 사용한 이온주입으로 인해 접합의 균일성(Uniform- ity) 및 재현성(repeatability)이 상당한 문제점으로 대두 되어 이의 개선이 시급한 실정이다.In the prior art for forming a transistor having a shallow junction, the uniformity and repeatability of the junction are a significant problem due to ion implantation using low energy, which is an urgent need for improvement.

또한 얕은 접합이 형성된 후 접촉저항을 낮춰 고속 소자 개발을 위한 자기정렬 실리사이드(Salicide, Self Aligned Silicide)구조 채용은 0.1마이크로미터 이하의 접합깊이로 인해 그 형성이 상당히 어렵다.In addition, it is difficult to form a self-aligned silicide (Salicide, Self Aligned Silicide) structure for high-speed device development by lowering the contact resistance after the shallow junction is formed due to the junction depth of 0.1 micrometer or less.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 접합의 균일성 및 재현성 문제를 초래하지 않으면서 얕은 접합을 갖는 트랜지스터 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a transistor having a shallow junction without causing problems of uniformity and reproducibility of the junction.

또한, 본 발명은 얕은 접합 형성시 채용이 어려운 자기정렬 실리사이드 구조를 가능하게 함으로써 소자의 고속화에도 응용가능한 트랜지스터 제조방법을 제공함을 그 목적으로 한다.In addition, an object of the present invention is to provide a transistor manufacturing method that can be applied to high speed devices by enabling a self-aligned silicide structure that is difficult to adopt when forming a shallow junction.

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 제조공정중 얕은 접합 구조의 트랜지스터 제조방법에 있어서, 채널지역의 실리콘 기판을 소정깊이로 선택식각하는 단계; 상기 식각된 채널지역 상부에 전도막을 형성한 후 선택식각하고, 이온주입하여 저농도로 도핑된 드레인(Lightly Doped Drain, LDD) 구조를 형성하고, 스페이서절연막을 형성하는 단계; 및 상기 전도막 및 스페이서 절연막을 차단막으로 이온주입함으로써 활성영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing a transistor having a shallow junction structure during the manufacturing process of a semiconductor device, comprising: selectively etching a silicon substrate in a channel region to a predetermined depth; Forming a conductive film on the etched channel region, and selectively etching and ion implanting to form a lightly doped drain (LDD) structure and forming a spacer insulating film; And forming an active region by ion implanting the conductive film and the spacer insulating film into the blocking film.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 공정 시작전에 트랜지스터가 형성될 지역을 소정깊이로 식각해 접합지역을 채널지역보다 다소 높게 형성함으로써 접합 형성용 이온 주입시 현재의 0.1마이크로미터 타겟으로 주입시키기 위한 낮은 에너지를 실제 0.2 내지 0.3마이크로미터 타겟의 높은 에너지 사용으로 접합의 균일성 및 재현성을 향상시키고, 또한 채널지역보다 높게 형성되어 0.2마이크로미터의 접합지역에 자기정렬 실리사이드 구조를 채용함으로서 펀치 특성의 열화없는 0.1마이크로미터 정도의 얕은 접합을 유지하면서 접촉저항을 낮출 수 있는 자기정렬 실리사이드 구조를 실현하는 기술이다.In the present invention, the region where the transistor is to be formed is etched to a predetermined depth prior to the start of the process to form a junction region slightly higher than the channel region, so that low energy for implanting into the present 0.1 micrometer target during implant formation ion implantation is actually 0.2 to 0.3. High energy use of the micrometer target improves the uniformity and reproducibility of the junction, and is formed higher than the channel region and adopts the self-aligned silicide structure in the junction region of 0.2 micrometer, so that the shallowness of about 0.1 micrometer without deterioration of punch characteristics is achieved. It is a technology to realize a self-aligned silicide structure capable of lowering contact resistance while maintaining a junction.

그러면, 상기 기술을 구현하는 공정방법을 도면 제 1 도의 일실시예를 통하여 구체적으로 살펴보자.Next, a process method of implementing the above technique will be described in detail with reference to an embodiment of FIG. 1.

제 1a 도는 실리콘 기판(1)에 포토레지스트 도포후 마스크를 이용해 포토레지스터 패턴(2)을 형성하고, 상기 포토레지스터 패턴(2)을 마스크로 채널지역의 실리콘 기판(1)만 선택적으로 0.1 마이크로미터 습식식각한 상태의 단면도이다.The photoresist pattern 2 is formed using a mask after the photoresist is applied to the silicon substrate 1, and the silicon substrate 1 in the channel region is selectively 0.1 micrometer using the photoresist pattern 2 as a mask. It is sectional drawing of the wet etching state.

제 1b 도는 다결정실리콘막 증착후 선택식각하여 게이트전극(3)을 형성하고, 이온주입(5)하여 저농도로 도핑된 드레인(Lightly Doped Drain, LDD) 구조를 형성하고, 스페이서산화막(4)을 형성한 상태의 단면도이다.In FIG. 1B, the gate electrode 3 is formed by selective etching after the deposition of the polysilicon film, the ion implantation 5 is formed to form a lightly doped drain (LDD) structure, and the spacer oxide film 4 is formed. It is sectional view of one state.

제 1c 도는 상기 게이트전극(3) 및 스페이서 산화막(4)을 차단막으로 이온주입함으로써 소스/드레인 영역(6)을 형성한 상태의 단면도이다.FIG. 1C is a cross-sectional view of the source / drain region 6 formed by ion implanting the gate electrode 3 and the spacer oxide film 4 into the blocking film.

제 1d 도는 전체구조 상부에 자기정렬 실리사이드(Salicide, (Self Aligned Sillcide)공정 수행을 위해 선택증착 특성이 우수한 티타늄막(Ti, 7)을 형성한 상태의 단면도이다. 이때, 선택적 금속막(7)으로는 티타늄막(Ti), 탄탈륨막(Ta) 등이 주로 이용된다.FIG. 1D is a cross-sectional view of a titanium film (Ti, 7) having excellent selective deposition characteristics formed on the entire structure to perform a self-aligned silicide process, wherein the selective metal film 7 is formed. As the film, titanium film (Ti), tantalum film (Ta) or the like is mainly used.

제 1e 도는 티타늄막(7)의 열처리 공정을 통해 티타늄실리사이드막(8)을 형성한 상태의 단면도로, 이로써 얕은 접합의 트랜지스터가 완성된다.FIG. 1E is a cross-sectional view of the titanium silicide film 8 formed by the heat treatment process of the titanium film 7, thereby completing a transistor of a shallow junction.

상기와 같이 이루어지는 본 발명은 얕은 접합 소자에 자기정렬 실리사이드 구조채용이 용이하도록 함으로써 콘택 저항을 감소시켜 단채널 소자의 문제점인 동작속도 지연문제를 완화시킬 수 있다.The present invention made as described above can reduce the contact resistance by facilitating the adoption of self-aligned silicide structure in the shallow junction device can alleviate the operation speed delay problem of the short channel device.

또한, 본 발명은 채널지역보다 소스/드레인지역을 다소 높게 형성하여 이상적으로 얕은 접합을 형성함으로써 펀치스루 특성향상의 효과를 얻을 수 있다.In addition, the present invention can achieve an effect of improving punchthrough characteristics by forming a source / drange region somewhat higher than a channel region to form an ideally shallow junction.

Claims

A method of manufacturing a transistor having a shallow junction structure during a manufacturing process of a semiconductor device, comprising: selectively etching a silicon substrate (1) in a channel region to a predetermined depth; After the conductive film 3 is formed on the etched channel region, it is selectively etched, ion implanted 5 to form a lightly doped drain (LDD) structure, and a spacer insulating film 4 is formed. Doing; And forming an active region (6) by ion implanting the conductive film (3) and the spacer insulating film (4) into the blocking film.

The method of claim 1, wherein the silicon substrate (1) in the channel region is selectively etched by a wet etching method.

The method of claim 1, further comprising forming a selective metal film 7 on the entire structure after forming the active region 6, and then forming a metal silicide film 8 through a heat treatment process. A transistor manufacturing method.

4. A method according to claim 3, wherein the selective metal film (7) is made of either a titanium film (Ti) or a tantalum film (Ta).