KR100275125B1 - Image sensor having stacked pinned photodiode - Google Patents
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Abstract
본 발명은 집적도가 유지된 상태에서 포토다이오드의 단위면적이 증대되어, 집적도와 광감도를 모두 만족할 수 있는 이미지센서의 포토다이오드를 제공하고자 하는 것으로, 이를 위한 본 발명은, 포토다이오드 및 상기 포토다이오드와 전기적 접속된 다수의 모스트랜지스터를 포함하는 이미지센서에 있어서, 상기 다수의 모스트랜지스터가 형성된 제1도전형의 반도체층; 상기 포토다이오드가 형성될 영역의 상기 반도체층에 콘택되며 상기 반도체층과 수평하게 상기 모스트랜지스터 상부로 확장된 제1도전형의 전도층; 상기 전도층 내에 형성된 제2도전형의 제1확산영역; 및 상기 전도층 표면 하부에 형성된 제1도전형의 제2확산영역을 포함하여 이루어지므로써, 스택형 핀드 포토다이오드를 갖는다.The present invention is to provide a photodiode of an image sensor that can increase the unit area of the photodiode in a state where the integration is maintained, to satisfy both the integration and the light sensitivity, the present invention for this, the photodiode and the photodiode An image sensor comprising a plurality of morph transistors electrically connected, the image sensor comprising: a first conductive semiconductor layer on which the plurality of morph transistors are formed; A first conductive type conductive layer contacting the semiconductor layer in a region where the photodiode is to be formed and extending above the MOS transistor in parallel with the semiconductor layer; A first diffusion region of a second conductivity type formed in the conductive layer; And a second diffusion region of the first conductivity type formed under the surface of the conductive layer, thereby having a stacked pinned photodiode.
Description
본 발명은 핀드 포토다이오드(Pinned Photodiode)를 갖는 이미지센서에 관한 것으로, 특히 CMOS 제조기술에 의해 핀드 포토다이오드와 CMOS 트랜지스터를 함께 집적화된 CMOS 이미지센서에 관한 것이다.The present invention relates to an image sensor having a pinned photodiode, and more particularly, to a CMOS image sensor in which a pinned photodiode and a CMOS transistor are integrated together by a CMOS manufacturing technique.
일반적으로, CMOS 이미지센서라 함은 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 현재 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 CMOS 이미지센서는, 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있음은 주지의 사실이다.In general, a CMOS image sensor is a device that converts an optical image into an electrical signal using a CMOS fabrication technology, and employs a switching method in which MOS transistors are made by the number of pixels and the output is sequentially detected using the same. Compared to the CCD (Charge Coupled Device) image sensor, which is widely used as an image sensor, CMOS image sensor has a simple driving method, various scanning methods can be implemented, and a signal processing circuit can be integrated on a single chip, thereby miniaturizing the product. In addition, it is well known that the use of a compatible CMOS technology can reduce manufacturing costs and greatly reduce power consumption.
도1에는 본 출원인에 의해 1998년 2월 28일자에 출원된(출원번호 : 98-6687)바 있는 CMOS 이미지센서 단위화소(Unit Pixel)의 회로도가 도시되어 있다. 도1을 참조하면, CMOS 이미지센서의 단위화소(Unit Pixel)는, 1개의 핀드 포토다이오드(PPD)와 4개의 NMOS 트랜지스터로 구성되어 있다. 4개의 NMOS 트랜지스터는 베리드 포토다이오드(PPD)에서 생성된 광전하를 플로팅센싱노드로 운송하기 위한 트랜스퍼게이트(Tx)와, 다음 신호검출을 위해 상기 플로팅센싱노드에 저장되어 있는 전하를 배출하기 위한 리셋게이트(Rx)와, 소스 팔로워(Source Follower) 역할을 하는 드라이브 트랜지스터(MD), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 여기서, 트랜스퍼게이트(Tx)와 리셋게이트(Rx)는 양의 문턱 전압(Positive Threshold Voltage)으로 인한 전압 강하로 전하(전자)가 손실되어 전하운송효율이 저하되는 현상을 방지하기 위하여 음의 문턱 전압을 갖는 네이티브(Native) NMOS 트랜지스터로 형성되어 진다.FIG. 1 shows a circuit diagram of a CMOS image sensor Unit Pixel filed February 28, 1998, filed by Applicant (Application No. 98-6687). Referring to FIG. 1, a unit pixel of a CMOS image sensor is composed of one pinned photodiode (PPD) and four NMOS transistors. The four NMOS transistors have a transfer gate (Tx) for transporting the photocharges generated in the buried photodiode (PPD) to the floating sensing node, and for discharging the charge stored in the floating sensing node for the next signal detection. It consists of a reset gate Rx, a drive transistor MD serving as a source follower, and a select transistor Sx capable of addressing with a switching role. In this case, the transfer gate Tx and the reset gate Rx have a negative threshold voltage in order to prevent the charge (electron) from being lost due to the voltage drop due to the positive threshold voltage. It is formed of a native NMOS transistor having a.
도2는 역시 본 출원인에 의해 출원된바 있는(출원번호 : 98-6687) CMOS 이미지센서의 단위화소 단면도로서, 도면부호 1은 P+실리콘기판, 2는 P형-에피층, 3은 P형-웰, 4는 필드산화막, 5는 게이트산화막, 6은 게이트전극, 7은 N-확산영역, 8은 P0확산영역, 9는 N+확산영역, 10은 산화막 스페이서를 각각 나타낸다. 도2를 참조하면, 핀드 포토다이오드(PPD)는 P형-에피층(2)과 N-확산영역(7) 및 P0확산영역(8)이 적층된 PNP 접합 구조를 갖고 있는데, 본 출원인은 이러한 핀드 포토다이오드를 형성함에 있어 전원전압 3.3V 이하(예컨대 1.2V 내지 2.8V)에서 두 개의 P영역이 서로 등전위를 갖도록하여 N-확산영역(7)이 안정적으로 완전공핍되도록 하는 기술을 제안한 바 있다.FIG. 2 is a cross-sectional view of a unit pixel of a CMOS image sensor, which is also filed by the present applicant (application number: 98-6687), wherein 1 is a P + silicon substrate, 2 is a P-type layer, and 3 is a P type. -Well, 4 is a field oxide film, 5 is a gate oxide film, 6 is a gate electrode, 7 is an N - diffusion region, 8 is a P 0 diffusion region, 9 is an N + diffusion region, and 10 is an oxide spacer. Referring to FIG. 2, the pinned photodiode PPD has a PNP junction structure in which a P-type epitaxial layer 2, an N − diffusion region 7, and a P 0 diffusion region 8 are stacked. In forming such a pinned photodiode, a technique for stably depleting the N - diffusion region 7 so that two P regions have an equipotential with each other at a power supply voltage of 3.3 V or less (for example, 1.2 V to 2.8 V) has been proposed. have.
그리고, 트랜스퍼게이트(Tx)의 하부에서 채널 역할을 하는 P형-에피층에는 트랜지스터의 특성 조절(문턱전압조절 및 펀치쓰루 특성 조절)을 위한 제반 이온주입공정 등이 생략되므로써, 즉 트랜스퍼게이트는 네이티브 트랜지스터로 형성됨으로써 음의 문턱전압을 갖는 NMOS 트랜지스터를 이루어 전하전달효율이 극대화되도록 구성되며, 또한, 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 P형-에피층(2) 표면에 형성된 N+확산영역(이 영역이 플로팅센싱노드를 구성한다)은 LDD 영역없이 고농도 N+영역으로만 이루어져 운송되는 전하량에 따른 플로팅센싱노드의 전위 변화량을 증폭시키도록 구성되어 있다. 한편, P형-에피층(2)의 사용 목적은 P형-에피층(2)이 벌크(bulk) 웨이퍼, 즉 P+실리콘기판(1)에 비해 기판 도핑 농도가 낮아 포토다이오우드의 공핍 폭(depletion width)을 증가시켜 광감도(Photo sensitivity)를 높일 수 있고, P+실리콘기판(1)의 존재로 인하여 공핍층 하부의 깊은곳에서 발생될 수 있는 광전하들이 재결합되어 단위화소간 크로스 토크(cross talk) 효과를 줄일 수 있기 때문이다.In addition, since the ion implantation process for controlling the characteristics of the transistor (threshold voltage and punch-through characteristics) is omitted in the P-type epitaxial layer serving as a channel under the transfer gate Tx, that is, the transfer gate is native. NMOS transistors having negative threshold voltages are formed to maximize charge transfer efficiency, and N formed on the surface of the P-type epitaxial layer 2 between the transfer gate Tx and the reset gate Rx. The diffusion region (this region constitutes a floating sensing node) is composed of only a high concentration N + region without an LDD region, and is configured to amplify the potential change amount of the floating sensing node according to the amount of charge transported. On the other hand, the purpose of using the P-type epitaxial layer 2 is that the P-type epitaxial layer 2 has a lower substrate doping concentration than a bulk wafer, that is, a P + silicon substrate 1, so that the depletion width of the photodiode ( The photo sensitivity can be increased by increasing the depletion width, and the photocharges that can be generated deep below the depletion layer due to the presence of the P + silicon substrate 1 are recombined to form cross talk between unit pixels. talk) effect can be reduced.
그런데, 도2와 같이 제안된 종래의 핀드 포토다이오드는, 소자분리막과 트랜스퍼게이트 사이의 P형-에피층(2) 일정영역에 형성되기 때문에, 집적도를 떨어뜨리지 않으면서 핀드 포토다이오드의 단위면적을 증대시킨다는 것은 불가능하였다. 이와 같이 핀드 포토다이오드의 단위면적을 디자인 룰 이상으로 증대시킬 수 없기 때문에, CMOS 이미지센서의 디자인 룰이 0.25㎛ 이하가 되었을 때에는 광감도가 현격히 저하되어 이미지센서의 해상도가 크게 떨어지는 단점이 있다.However, the conventional pinned photodiode proposed as shown in Fig. 2 is formed in a predetermined region of the P-type epitaxial layer 2 between the device isolation film and the transfer gate, so that the unit area of the pinned photodiode can be reduced without degrading the degree of integration. It was impossible to increase. As described above, since the unit area of the pinned photodiode cannot be increased beyond the design rule, when the design rule of the CMOS image sensor is 0.25 μm or less, the sensitivity of the image sensor is greatly reduced, and the resolution of the image sensor is greatly reduced.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 집적도가 유지된 상태에서 포토다이오드의 단위면적이 증대되어, 집적도와 광감도를 모두 만족할 수 있는 이미지센서의 포토다이오드를 제공하는데 있다.Disclosure of Invention An object of the present invention is to solve the problems of the prior art, to provide a photodiode of an image sensor capable of satisfying both integration and light sensitivity by increasing the unit area of the photodiode while maintaining the integration. .
도1은 종래기술에 따른 CMOS 이미지센서의 단위화소 회로도.1 is a unit pixel circuit diagram of a CMOS image sensor according to the prior art.
도2는 종래기술에 따른 CMOS 이미지센서의 단위화소 구조를 나타내는 단면도.2 is a cross-sectional view showing a unit pixel structure of a CMOS image sensor according to the prior art.
도3은 본 발명의 일실시예에 따른 CMOS 이미지센서의 단위화소 단면도.3 is a unit pixel cross-sectional view of a CMOS image sensor according to an embodiment of the present invention.
도4a 내지 도4f는 도3과 같은 구조를 제조하기 위한 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정도.Figures 4a to 4f is a manufacturing process of the CMOS image sensor according to an embodiment of the present invention for manufacturing the structure as shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : P+실리콘기판 12 : 제1 P형-에피층11: P + silicon substrate 12: first P-type epi layer
13 : P형-웰 14 : 필드산화막13: P-well 14: field oxide film
15 : 게이트산화막 16 : 게이트전극15 gate oxide film 16 gate electrode
19 : 산화막 스페이서 21 : N+확산영역19 oxide film spacer 21 N + diffusion region
22 : 층간절연막 25 : N-확산영역22: interlayer insulating film 25: N - diffusion region
26 : P0확산영역 27 : 제2 P형-에피층26: P 0 diffusion region 27: second P-type epi layer
상기 목적을 달성하기 위한 본 발명은, 포토다이오드 및 상기 포토다이오드와 전기적 접속된 다수의 모스트랜지스터를 포함하는 이미지센서에 있어서, 상기 다수의 모스트랜지스터가 형성된 제1도전형의 반도체층; 상기 포토다이오드가 형성될 영역의 상기 반도체층에 콘택되며 상기 반도체층과 수평하게 상기 모스트랜지스터 상부로 확장된 제1도전형의 전도층; 상기 전도층 내에 형성된 제2도전형의 제1확산영역; 및 상기 전도층 표면 하부에 형성된 제1도전형의 제2확산영역을 포함하여 이루어진다.According to an aspect of the present invention, there is provided an image sensor including a photodiode and a plurality of MOS transistors electrically connected to the photodiode, the first conductive semiconductor layer including the plurality of MOS transistors; A first conductive type conductive layer contacting the semiconductor layer in a region where the photodiode is to be formed and extending above the MOS transistor in parallel with the semiconductor layer; A first diffusion region of a second conductivity type formed in the conductive layer; And a second diffusion region of the first conductivity type formed under the surface of the conductive layer.
또한 본 발명의 이미지센서 제조방법은, 반도체층 상에 다수의 모스트랜지스터를 형성하는 단계; 전체구조 상부에 평탄화된 층간절연막을 형성하는 단계; 광감지영역의 상기 반도체층이 노출되도록 상기 층간절연막을 선택식각하는 단계; 상기 노출된 반도체층에 콘택되면서 전체구조 상부를 덮는 전도층을 형성하는 단계; 상기 전도층에 제1확산영역을 형성하기 위한 이온주입을 실시하는 단계; 상기 전도층에 제2확산영역을 형성하기 위한 이온주입을 실시하는 단계; 및 상기 반도체층과 수평하게 상기 모스트랜지스터 상부로 확장되도록 상기 전도층을 패터닝하는 단계를 포함하여 이루어진다.In addition, the image sensor manufacturing method of the present invention, forming a plurality of MOS transistor on the semiconductor layer; Forming a planarized interlayer insulating film over the entire structure; Selectively etching the interlayer insulating film so that the semiconductor layer of the photosensitive region is exposed; Forming a conductive layer covering the entire structure while being in contact with the exposed semiconductor layer; Performing ion implantation to form a first diffusion region in the conductive layer; Performing ion implantation to form a second diffusion region in the conductive layer; And patterning the conductive layer to extend over the MOS transistor horizontally with the semiconductor layer.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3에는 본 발명의 일실시예에 따른 CMOS 이미지센서의 단위화소가 도시되어 있다. 도면부호 11은 P+실리콘기판, 12는 제1 P형-에피층, 13은 P형-웰, 14는 필드산화막, 15는 게이트산화막, 16은 게이트전극, 19는 산화막 스페이서, 21은 N+확산영역, 22는 층간절연막, 25는 N-확산영역, 26은 P0확산영역, 27은 제2 P형-에피층을 각각 나타낸다.3 shows a unit pixel of a CMOS image sensor according to an embodiment of the present invention. Reference numeral 11 denotes a P + silicon substrate, 12 denotes a first P-type epitaxial layer, 13 denotes a P-well, 14 denotes a field oxide film, 15 denotes a gate oxide layer, 16 denotes a gate electrode, 19 denotes an oxide spacer, 21 denotes N + A diffusion region, 22 represents an interlayer insulating film, 25 represents an N − diffusion region, 26 represents a P 0 diffusion region, and 27 represents a second P-type epitaxial layer.
도3을 참조하면, 본 발명의 일실시예에 따른 CMOS 이미지센서는, 트랜스퍼게이트의 일측에 근접한 제1 P형-에피층(12)에 콘택되며 트랜지스터 상부로 그리고 기판과 수평방향으로 확장된 제2 P형-에피층(27)에 N-확산영역(25)과 P0확산영역(26)이 형성된 스택구조의 핀드 포토다이오드를 갖는다. 그리고, 종래와 동일하게, 트랜스퍼게이트 및 리셋게이트의 하부에서 채널 역할을 하는 제1 P형-에피층(12)에는 P형-웰이 형성되어 있지 않으며 트랜지스터의 특성 조절(문턱전압조절 및 펀치쓰루 특성 조절)을 위한 제반 이온주입공정 등이 생략되므로써, 즉 트랜스퍼게이트는 네이티브 트랜지스터로 형성됨으로써 음의 문턱전압을 갖는 NMOS 트랜지스터를 이루어 전하전달효율이 극대화되도록 구성되어 있다. 또한, 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 제1 P형-에피층(12) 표면에 형성된 N+확산영역(21)(이 영역이 플로팅센싱노드를 구성한다)은 LDD 영역없이 고농도 N+영역으로만 이루어져 운송되는 전하량에 따른 플로팅센싱노드의 전위 변화량을 증폭시키도록 구성되어 있다.Referring to FIG. 3, a CMOS image sensor according to an embodiment of the present invention is provided with a first P-type epitaxial layer 12 adjacent to one side of a transfer gate and extending over a transistor and horizontally with a substrate. The 2 P-type epitaxial layer 27 has a pinned photodiode having a stack structure in which an N − diffusion region 25 and a P 0 diffusion region 26 are formed. As in the related art, the P-well is not formed in the first P-type epitaxial layer 12 serving as a channel under the transfer gate and the reset gate, and the characteristics of the transistors are controlled (threshold voltage adjustment and punch-through). By eliminating all ion implantation processes, etc., that is, the transfer gate is formed of a native transistor to form an NMOS transistor having a negative threshold voltage, thereby maximizing charge transfer efficiency. Further, the N + diffusion region 21 (this region constitutes a floating sensing node) formed on the surface of the first P-type epitaxial layer 12 between the transfer gate Tx and the reset gate Rx has no LDD region. It is configured to amplify the potential change amount of the floating sensing node according to the amount of charge transported by only the high concentration N + region.
도4a 내지 도4f는 도3과 같은 구조를 제조하기 위한 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정도이다.4A to 4F are flowcharts of a CMOS image sensor manufacturing method according to an exemplary embodiment of the present invention for manufacturing the structure shown in FIG.
먼저, 도4a에 도시된 바와 같이, 약 15-25 Ωcm의 비저항을 갖는 제1 P형-에피층(12)을 구비한 실리콘기판(11) 상에 약 50-100 KeV 범위의 에너지 및 7E12-9E12/cm2범위의 도즈(dose) 조건으로 B(붕소)원자를 이온주입하여 P형-웰(13)을 형성한 다음, 공지의 방법으로 소자분리산화막(14)을 형성하고, 게이트산화막(15)과 도핑된 폴리실리콘막으로 구성된 게이트전극(16)을 형성한다. 이때, 상기 게이트전극(16)은 약 1㎛ 이상의 채널 크기를 갖는 트랜스퍼게이트(Tx), 리셋게이트(Rx) 및 약 0.5㎛ 이하의 채널 크기를 갖는 드라이브게이트(MD), 셀렉트게이트(Sx)로 이루어진다.First, as shown in FIG. 4A, on the silicon substrate 11 having the first P-type epitaxial layer 12 having a resistivity of about 15-25 μm cm, the energy in the range of about 50-100 KeV and 7E12 − After implanting B (boron) atoms under a dose condition of 9E12 / cm 2 to form a P-well 13, a device isolation oxide film 14 is formed by a known method, and a gate oxide film ( 15) and a gate electrode 16 composed of a doped polysilicon film. In this case, the gate electrode 16 may be a transfer gate Tx having a channel size of about 1 μm or more, a reset gate Rx, and a drive gate MD and a select gate Sx having a channel size of about 0.5 μm or less. Is done.
그 다음에, 도4b에 도시된 바와 같이, P형-웰(13) 영역이 노출되도록 제1 마스크패턴(17)을 형성하고, 약 20-60 KeV 범위의 에너지 및 1E13-5E13 범위의 도즈(dose) 조건으로 P(인) 원자를 이온주입하여 LDD 영역(18)을 형성한다.Next, as shown in FIG. 4B, the first mask pattern 17 is formed to expose the P-well 13 region, and an energy in the range of about 20-60 KeV and a dose in the range of 1E13-5E13 ( The LDD region 18 is formed by ion implantation of P (phosphorus) atoms under a dose condition.
그 다음에, 도4c에 도시된 바와 같이, 상기 제1마스크패턴(17)을 제거한 다음, 전체 구조의 상부에 저압화학기상증착법으로 약 2,000-2,500 Å의 TEOS산화막을 형성하고, 비등방성 플라즈마 식각을 함으로써, 노출된 게이트전극(16)의 측벽에 산화막 스페이서(19)를 형성한 다음, 핀드포토다이오드가 형성될 부분이 덮이도록 제2마스크패턴(20)을 형성하고, 상기 제2마스크패턴(20) 및 산화막 스페이서(19)를 이온주입 마스크로 사용하여 약 60-90 KeV 범위의 에너지 및 1E15-9E15 범위의 도즈(dose) 조건으로 As(비소)원자를 이온주입함으로써, 소스/드레인 전극의 역할을 하는 N+확산영역(21)을 형성한다.Then, as shown in Figure 4c, after removing the first mask pattern 17, by forming a low pressure chemical vapor deposition method of about 2,000-2,500 TE TEOS oxide film on the top of the entire structure, anisotropic plasma etching By forming an oxide spacer 19 on the exposed sidewall of the gate electrode 16, a second mask pattern 20 is formed to cover a portion where the pinned photodiode is to be formed, and the second mask pattern ( 20) and the oxide spacer 19 as an ion implantation mask to ion implant As (arsenic) atoms under energy conditions in the range of about 60-90 KeV and dose conditions in the range of 1E15-9E15, thereby Forming a N + diffusion region 21 to play a role.
그 다음에, 도4d에 도시된 바와 같이, 상기 제2마스크패턴(20)을 제거한 다음, TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막과 같은 평탄화용 산화막(22)을 약 8,000-10,000 Å 두께로 형성하고, 상기 평탄화용 산화막(22)을 화학적기계적연마(chemical mechanical polishing) 기술로 연마하되, 알루미나와 같은 슬러리를 사용하여 연마압이 약 0.3∼0.5 kg/cm2회전 속도가 약 30∼40 RPM(revolutions per minute) 연마두께가 약 3,000∼4,000Å 정도 되도록 조건을 설정함으로써, 상기 평탄화용 산화막(22)을 평탄화시킨다.Next, as shown in FIG. 4D, the second mask pattern 20 is removed, and then a planarization oxide film 22 such as a TEOS (Tetra-Ethyl-Ortho-Silicate) oxide film is about 8,000-10,000 Å thick. The planarizing oxide film 22 is polished by chemical mechanical polishing, and the polishing pressure is about 0.3 to 0.5 kg / cm 2 using a slurry such as alumina, and the rotation speed is about 30 to 40. The planarization oxide film 22 is planarized by setting the conditions so that the RPM (revolutions per minute) polishing thickness is about 3,000 to 4,000 kPa.
그 다음에, 도4e에 도시된 바와 같이, 포토다이오드가 형성될 영역의 제1 P형-에피층(12)을 노출시키는 콘택홀을 사진식각법으로 형성하고, 전체 구조의 상부에 약 0.5-1.5㎛정도의 두께를 갖는 제2 P형-에피층(27)을 형성한 다음, 약 250-500 KeV 범위의 에너지 및 1E12-3E12 범위의 도즈(dose) 조건으로 P(인) 원자를 이온주입하여 N-확산영역(25)을 형성하고, 계속해서 약 20-40 KeV 범위의 에너지 및 1E13-3E13 범위의 도즈(dose) 조건으로 BF2를 이온주입하여 약 0.15㎛ 내외의 접합 깊이를 갖는 P0확산영역(26)을 형성한다.Then, as shown in Fig. 4E, a contact hole for exposing the first P-type epitaxial layer 12 in the region where the photodiode is to be formed is formed by photolithography, and about 0.5- over the entire structure. After forming the second P-type epitaxial layer 27 having a thickness of about 1.5 μm, ion implantation of P (phosphorus) atoms with energy in the range of about 250-500 KeV and dose conditions in the range of 1E12-3E12 To form an N - diffusion region 25, followed by ion implantation of BF 2 at an energy in the range of about 20-40 KeV and a dose condition in the range of 1E13-3E13 to P having a junction depth of about 0.15 μm. The zero diffusion region 26 is formed.
이때, 상기 제2 P형-에피층(27)을 형성하는 방법은 다음과 같다. 즉, 전체 구조의 상부에 폴리실리콘막 또는 비정질 실리콘막을 공지의 방법으로 형성한 다음에, 레이저(laser) 또는 막대형 히터(rod-shaped heater)와 같은 에너지 빔(energy beam)을 상기 폴리실리콘막 또는 비정질 실리콘막에 조사하여 상기 실리콘막을 녹이고 결정화하여 몇 ㎛ 내지 밀리미터 그레인 크기를 갖는 단결정 에피택셜 실리콘층으로 변형시켜 형성할 수 있다.At this time, the method of forming the second P-type epitaxial layer 27 is as follows. That is, a polysilicon film or an amorphous silicon film is formed on the entire structure by a known method, and then an energy beam such as a laser or a rod-shaped heater is applied to the polysilicon film. Alternatively, the silicon film may be irradiated and crystallized to form a single crystal epitaxial silicon layer having a few μm to millimeter grain size by irradiation with an amorphous silicon film.
마지막으로, 도4f에 도시된 바와 같이, 상기 제2 P형-에피층(27)을 사진식각법으로 패터닝하여 스택형 핀드 포토다이오드를 완성한다.Finally, as shown in Fig. 4F, the second P-type epitaxial layer 27 is patterned by photolithography to complete the stacked pinned photodiode.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명은 핀드 포토다이오드를 스택형으로 형성하여 포토다이오우드의 단위 면적을 증대시킴으로써, CMOS 이미지센서의 해상도를 향상케 하는 잇점이 있다.As described above, the present invention has an advantage of improving the resolution of a CMOS image sensor by forming a pinned photodiode in a stack to increase the unit area of the photodiode.
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