KR100272175B1 - Power device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 P+ 베이스 영역을 트렌치를 이용하여 형성한 전력 소자 및 그 제조방법에 관한 것이다. 고농도의 제1 도전형 또는 제2 도전형의 기판을 준비한다. 저농도의 제1 도전형의 에피텍셜층을 기판 상에 형성한다. 저농도의 제2 도전형의 얕은 베이스 영역을 에피텍셜층의 표면 근방에 형성한다. 고농도의 제1 도전형의 소오스 영역을 얕은 베이스 영역 내의 표면 근방에 형성한다. 트렌치를 소오스 영역과 얕은 베이스 영역을 관통하도록 형성한다. 불순물이 도우프된 매립 도전층을 트렌치를 채우는 형태로 형성한다. 고농도의 제2 도전형의 깊은 베이스 영역을 트렌치를 둘러싸며 소오스 영역의 하단부와 정션을 이루도록 형성한다. 게이트 전극을 소오스 영역 사이의 에피텍셜층 상에 열산화막을 개재하여 형성한다. 금속 배선은 매립 도전층과 소오스 영역과 접속한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a power device in which a P + base region is formed using a trench and a method for manufacturing the same. A high concentration first conductive type or second conductive type substrate is prepared. An epitaxial layer of a first conductivity type having a low concentration is formed on the substrate. A shallow base region of the low concentration second conductivity type is formed near the surface of the epitaxial layer. A high concentration first conductivity type source region is formed near the surface in the shallow base region. The trench is formed to penetrate the source region and the shallow base region. A buried conductive layer doped with impurities is formed to fill the trench. The deep base region of the high concentration second conductivity type is formed to surround the trench and form a junction with the lower end of the source region. A gate electrode is formed on the epitaxial layer between the source regions via a thermal oxide film. The metal wiring is connected to the buried conductive layer and the source region.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 P+ 베이스 영역을 트렌치를 이용하여 형성한 전력 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a power device in which a P + base region is formed using a trench and a method for manufacturing the same.
전력 소자(power device), 예컨대 파워 모스펫(power MOSFET)는 MOS 구조를 가진 유니폴라 소자이다. 바이폴라 트랜지스터에 비해서 스위칭 속도가 빠르고 그 외에 열적 안정성이 높으며, 고입력 임피던스에서 전력이득이 크고, 제어가 용이해 사용하기 편리하다는 점 등 많은 특징을 가지고 있어, 가전제품에서 OA 기기, 전장품, 일반 산업기기 등 폭넓은 분야에 채용되고 있다.Power devices, such as power MOSFETs, are unipolar devices with a MOS structure. Compared to bipolar transistors, it has faster switching speeds, higher thermal stability, higher power gain at high input impedance, and easy control, which makes it convenient to use. It is adopted in a wide range of fields such as equipment.
파워 모스펫의 칩 구조에는 횡형 구조(LMOS: Lateral MOS)와 트렌치 구조가 있으며, 트렌치 구조에는 VMOS(V Grooved MOS), UMOS, DMOS(Double Diffused MOS) 등이 있다.The chip structure of the power MOSFET includes a lateral structure (LMOS) and a trench structure, and the trench structure includes V Grooved MOS (VMOS), UMOS, and double diffused MOS (DMOS).
도 1은 종래의 제조방법으로 제조된 파워 모스펫을 도시한 단면도로, 도면부호 "10"은 N+ 드레인 기판을, "12"는 N- 드리프트를, "14"는 P- 베이스 영역을, "16"은 N+ 소오스 영역을, "18"은 P+ 깊은 베이스 영역을, "20"은 게이트 산화막을, "22"는 게이트 전극을, "24"는 절연막을, 그리고 "26"은 금속 배선을 나타낸다. 상기 금속 배선(26)은 N+ 소오스 영역(16)과 P+ 깊은 베이스 영역(18)에 공통으로 접속한다. 채널영역은 게이트 전극(22) 하부의 P- 베이스 영역(14)의 표면 근방으로 소오스 영역(16)과 인접한다.1 is a cross-sectional view showing a power MOSFET manufactured by a conventional manufacturing method, reference numeral 10 denotes an N + drain substrate, 12 denotes N- drift, 14 denotes a P-base region, and 16 "18" represents a P + deep base region, "20" represents a gate oxide film, "22" represents a gate electrode, "24" represents an insulating film, and "26" represents a metal wiring. The metal wiring 26 is commonly connected to the N + source region 16 and the P + deep base region 18. The channel region is adjacent to the source region 16 near the surface of the P-base region 14 under the gate electrode 22.
상기 P- 베이스 영역(14)의 표면근방은 채널영역이 형성되는 부위이고, P+ 깊은 베이스 영역(18)은 N+ 소오스 영역(16) 하부의 P- 베이스 영역의 불순물농도가 불균일한데서 비롯되는 기생 바이폴라 트랜지스터의 발생에 의한 래치 업(latch up)을 방지하고, 소자 턴-오프(turn-off) 시 드레인 기판(10)으로부터 유입되는 에벌런치 전류를 N+ 드레인 기판(10)/ N- 드리프트(12)/ P+ 깊은 베이스 영역(18)로 된 역방향 다이오드의 작용으로 외부로 유출시키는 역할을 한다. 싱글 펄스 에벌런치 에너지(Single Pulsed Avalanche Energy; Eas) 특성은 상기 P+ 깊은 베이스 영역(18)의 작용에 의해 기생 바이폴라 트랜지스터의 생성을 억제하고 에벌런치 전류에 의해 소자가 파괴되는 것을 성공적으로 방지할 수 있는 특성을 의미한다.Near the surface of the P-base region 14 is a region where a channel region is formed, and the P + deep base region 18 is a parasitic bipolar resulting from the non-uniform impurity concentration of the P- base region under the N + source region 16. It prevents latch up due to the generation of transistors, and the avalanche current flowing from the drain substrate 10 at the time of device turn-off is controlled by the N + drain substrate 10 / N-drift 12. / P + acts as an outflow diode to the deep base region 18 to outflow. The Single Pulsed Avalanche Energy (Eas) characteristic can suppress generation of parasitic bipolar transistors by the action of the P + deep base region 18 and successfully prevent the device from being destroyed by the avalanche current. Means a characteristic.
최적의 싱글 펄스 에벌런치 에너지 특성을 위해서, 상기 P+ 깊은 베이스 영역(18)은 기판의 종방향으로는 상기 P- 베이스 영역(14)보다 깊이 확산하여 상기 N+ 드레인 기판(10)과 가까워지도록 하고, 기판의 횡측방향으로는 상기 N+ 소오스 영역(16) 하부와 완전한 정션을 이루도록 형성하는 것이 중요하다. 즉, 싱글 펄스 에벌런치 에너지 특성을 향상시키기 위해서는, P+ 바디를 넓고 깊게 형성하는 것이 이상적이다.For optimal single pulse avalanche energy characteristics, the P + deep base region 18 diffuses deeper than the P− base region 14 in the longitudinal direction of the substrate to bring it closer to the N + drain substrate 10. In the lateral direction of the substrate, it is important to form a complete junction with the lower portion of the N + source region 16. In other words, in order to improve the single pulse avalanche energy characteristic, it is ideal to form the P + body wide and deep.
도 1에 도시된 바와 같은 P+ 깊은 베이스 영역(18)은 기판에 불순물을 주입한 후 열에너지를 가하여 이를 확산시키는 통상의 주입공정으로 형성한다. 이때, 상기 싱글 펄스 에벌런치 에너지 특성을 향상시키기 위해, 상기 P+ 깊은 베이스 영역(18)을 기판의 종방향으로 깊숙히 확산시킬 경우, 기판의 횡방향으로는 채널영역으로까지 불순물이 확산되어 채널영역의 문턱전압(Vth) 특성을 균일하지 않게 만드는 문제점이 발생하고, 이러한 문제점을 고려하여, 상기 P+ 깊은 베이스 영역(18)을 기판의 횡방향으로 N+ 소오스 영역(16) 하부와 정션을 이루는 정도까지만 확산할 경우, 기판의 종방향으로는 깊이 확산되지 못해 턴-오프시의 역전류를 효과적으로 외부로 유출시키지 못해 소자 파괴를 유도하게 된다.The P + deep base region 18 as shown in FIG. 1 is formed by a conventional implantation process in which impurities are implanted into a substrate and then thermally applied to diffuse the impurities. At this time, when the P + deep base region 18 is deeply diffused in the longitudinal direction of the substrate in order to improve the single pulse avalanche energy characteristic, impurities are diffused into the channel region in the transverse direction of the substrate to form the channel region. A problem arises that the threshold voltage (Vth) characteristic is not uniform, and in consideration of this problem, the P + deep base region 18 is diffused only to the extent that it forms a junction with the lower portion of the N + source region 16 in the transverse direction of the substrate. In this case, deep diffusion does not occur in the longitudinal direction of the substrate, and thus reverse current at turn-off may not effectively flow to the outside, leading to device destruction.
언급한 P+ 깊은 베이스 영역(18)의 확산 프로파일에 따른 문제점들은 반도체 소자의 집적도 향상에 따라 개별소자의 크기가 축소될 때 더 심각하게 발생한다.The problems caused by the diffusion profile of the P + deep base region 18 mentioned above occur more seriously when the size of individual devices is reduced as the density of semiconductor devices is improved.
본 발명의 목적은 채널영역의 문턱전압에는 영향을 주지않으면서도 싱글 펄스 에벌런치 에너지 특성을 향상시킬 수 있는 전력 소자를 제공하는데 있다.An object of the present invention is to provide a power device that can improve the single pulse avalanche energy characteristics without affecting the threshold voltage of the channel region.
본 발명의 다른 목적은 상기 전력 소자를 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.Another object of the present invention is to provide a manufacturing method most suitable for manufacturing the power device.
도 1은 종래의 제조방법으로 제조된 파워 모스펫을 도시한 단면도이다.1 is a cross-sectional view showing a power MOSFET manufactured by a conventional manufacturing method.
도 2는 본 발명의 일 실시예의 방법으로 제조된 파워 모스펫을 도시한 단면도이다.2 is a cross-sectional view showing a power MOSFET manufactured by the method of an embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 일 실시예에 의한 파워 모스펫 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating a method for manufacturing a power MOSFET according to an embodiment of the present invention for each process sequence.
도 4는 본 발명의 다른 실시예의 방법으로 제조된 파워 모스펫을 도시한 단면도이다.4 is a cross-sectional view showing a power MOSFET manufactured by the method of another embodiment of the present invention.
도 5는 본 발명의 또 다른 실시예의 방법으로 제조된 파워 모스펫을 도시한 단면도이다.5 is a cross-sectional view showing a power MOSFET manufactured by the method of another embodiment of the present invention.
상기 목적을 달성하기 위한, 본 발명에 의한 전력 소자는, 고농도의 제1 도전형 또는 제2 도전형의 기판과, 상기 기판 상에 형성된 저농도의 제1 도전형의 에피텍셜층과, 상기 에피텍셜층의 표면 근방에 형성된 저농도의 제2 도전형의 얕은 베이스 영역과, 상기 얕은 베이스 영역 내의 표면 근방에 형성된 고농도의 제1 도전형의 소오스 영역과, 상기 소오스 영역과 얕은 베이스 영역을 관통하도록 형성된 트렌치와, 상기 트렌치를 채우는 불순물이 도우프된 매립 도전층과, 상기 트렌치를 둘러싸며 상기 소오스 영역의 하단부와 정션을 이루는 고농도의 제2 도전형의 깊은 베이스 영역과, 상기 소오스 영역 사이의 에피텍셜층 상에 열산화막을 개재하여 형성된 게이트 전극과, 상기 매립 도전층과 소오스 영역과 접속하는 금속 배선을 포함하는 것을 특징으로 한다.In order to achieve the above object, a power device according to the present invention includes a high concentration of a first conductivity type or a second conductivity type substrate, a low concentration of the first conductivity type epitaxial layer formed on the substrate, and the epitec A low-concentration shallow base region formed near the surface of the shir layer, a high-concentration first conductive source region formed near the surface in the shallow base region, and a trench formed to penetrate the source region and the shallow base region And a buried conductive layer doped with an impurity filling the trench, a high concentration second deep conductive base region surrounding the trench and forming a junction with a lower end of the source region, and an epitaxial layer between the source region. A gate electrode formed over the thermal oxide film on the substrate, and a metal wiring connected to the buried conductive layer and the source region. The.
이때, 상기 트렌치는 상기 소오스 영역의 정션 깊이와 얕은 베이스 영역의 정션 깊이를 합한 것 보다 깊고, 상기 매립 도전층은 상기 트렌치를 완전히 매립하는 모양이나, 상기 트렌치의 밑벽 및 측벽을 덮는 모양이나, 상기 트렌치의 측벽을 덮는 모양이다. 또한, 상기 깊은 베이스 영역은 그 폭이 소오스 영역의 길이보다 작고, 상기 트렌치의 측벽 및 밑벽에서 모두 동일한 폭을 갖는다.In this case, the trench is deeper than the sum of the junction depth of the source region and the junction depth of the shallow base region, and the buried conductive layer completely fills the trench, but covers the bottom wall and sidewall of the trench, It covers the sidewalls of the trench. In addition, the deep base region has a width smaller than the length of the source region and has the same width on both the sidewall and the bottom wall of the trench.
상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형이다.The first conductivity type is N type, and the second conductivity type is P type.
상기 다른 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 전력 소자의 제조방법은, 고농도의 제1 도전형 또는 제2 도전형 기판 상에 저농도의 제1 도전형 에피텍셜층을 형성하는 제1 단계와, 상기 에피텍셜층의 표면 근방에 저농도의 제2 도전형의 베이스 영역과, 이 베이스 영역 내의 표면 근방에 고농도의 제1 도전형의 소오스 영역을 형성하는 제2 단계와, 상기 소오스 영역과 베이스 영역을 관통하도록 트렌치를 형성하는 제3 단계와, 상기 트렌치 내부에 불순물이 도우프된 도전물질을 매립함으로써 매립 도전층을 형성하는 제4 단계와, 기판 전면 상에 열산화막을 성장시켜 상기 도전물질에 도우프되어 있는 불순물을 확산시킴으로써 상기 트렌치를 둘러싸며 상기 소오스 영역 하단부와 정션을 고농도의 제2 도전형의 깊은 베이스 영역을 형성하는 제5 단계와, 상기 소오스 영역 사이의 열산화막 상에 게이트 전극을 형성하는 제6 단계와, 기판 전면 상에 절연막을 형성하는 제7 단계와, 상기 절연막과 상기 절연막 하부에 형성되어 있는 열산화막을 부분적으로 식각하여 상기 소오스 영역 및 매립 도전층을 노출시키는 접촉창을 형성하는 제8 단계와, 상기 소오스 영역 및 매립 도전층과 접속하는 금속 배선을 형성하는 제9 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a power device according to an embodiment of the present invention, comprising: forming a first conductive epitaxial layer having a low concentration on a first conductive type or a second conductive type substrate having a high concentration; A first step of forming a low concentration second conductivity type base region near the surface of the epitaxial layer, a second step of forming a high concentration first conductivity type source region near the surface of the base region, and the source region And a third step of forming a trench to penetrate the base region, a fourth step of forming a buried conductive layer by filling a conductive material doped with impurities in the trench, and growing a thermal oxide film on the entire surface of the substrate. Diffusion of the doped impurities in the conductive material surrounds the trench to form a deep base region of the second conductive type having a high concentration at the bottom of the source region and the junction. A fifth step, a sixth step of forming a gate electrode on the thermal oxide film between the source regions, a seventh step of forming an insulating film on the entire surface of the substrate, and a thermal oxide film formed on the insulating film and the lower portion of the insulating film. And an eighth step of forming a contact window to partially etch and expose the source region and the buried conductive layer, and a ninth step of forming a metal wiring connected to the source region and the buried conductive layer.
이때, 상기 제2 단계는, 상기 에피텍셜층 표면 근방에 제2 도전형의 불순물을 주입하여 제2 도전형의 불순물 주입층을 형성하는 단계와, 상기 제2 도전층의 불순물 주입층 내에 포함되도록 제1 도전형의 불순물을 주입하여 제1 도전형의 불순물 주입층을 형성하는 단계와, 상기 에피텍셜층 표면에 열산화막을 성장시켜 상기 제2 도전형의 불순물 주입층과 제1 도전형의 불순물 주입층 내에 주입되어 있는 불순물을 확산시킴으로써 각각 상기 제2 도전형의 베이스 영역과 제1 도전형의 소오스 영역을 형성하는 단계로 진행한다.In this case, the second step may include forming a second conductivity type impurity implantation layer by implanting a second conductivity type impurity near the surface of the epitaxial layer and including the impurity implantation layer of the second conductive layer. Implanting an impurity implantation layer of a first conductivity type by implanting impurities of a first conductivity type, and growing a thermal oxide film on the epitaxial layer surface to form an impurity implantation layer of the second conductivity type and an impurity of a first conductivity type Diffusion of the impurity implanted in the injection layer proceeds to form the base region of the second conductivity type and the source region of the first conductivity type, respectively.
상기 제4 단계는, 트렌치가 형성되어 있는 기판 전면 상에 불순물이 도우프된 도전물질을 상기 트렌치를 완전히 채우도록 증착함으로써 불순물이 도우프된 도전물질층을 형성하는 단계와, 에피텍셜층의 표면이 노출될 때 까지 상기 불순물이 도우프된 도전물질층을 식각함으로써 트렌치 내부를 매립하는 형태의 상기 매립 도전층을 형성하는 단계로 진행하는데, 이때, 상기 불순물이 도우프된 도전물질층의 식각은 화학 물리적 폴리슁 또는 에치백 방식으로 행한다.The fourth step includes forming a conductive material layer doped with impurities by depositing a conductive material doped with impurities so as to completely fill the trench on the entire surface of the substrate on which the trench is formed, and the surface of the epitaxial layer. By etching the conductive material layer doped with the impurity until the exposure, the buried conductive layer is formed to fill the inside of the trench, wherein the etching of the conductive material layer doped with the impurity is performed. Chemical or physical etch back or etch back.
상기 제4 단계는, 또한, 트렌치를 제외한 에피텍셜층 상부와 트렌치의 밑벽 및 측벽 상에 불순물이 도우프된 도전물질층을 형성하는 단계와, 상기 에피텍셜층의 표면이 노출될 때 까지 상기 불순물이 도우프된 도전물질층을 식각함으로써 트렌치의 밑벽 및 측벽을 덮는 모양의 상기 매립 도전층을 형성하는 단계로 진행하는데, 이때, 상기 불순물이 도우프된 도전물질층의 식각은 화학 물리적 폴리슁 방식으로 행한다.The fourth step may further include forming a conductive material layer doped with impurities on the epitaxial layer except the trench and on the bottom and sidewalls of the trench, and until the surface of the epitaxial layer is exposed. The doped conductive material layer is etched to form the buried conductive layer covering the bottom and sidewalls of the trench, wherein the doping of the conductive material layer doped with impurities is performed using a chemical physical polysulfide method. Do it.
상기 불순물이 도우프된 도전물질층은 다결정실리콘층을 증착하면서 불순물을 도우프하거나, 다결정실리콘층을 증착한 후 불순물을 도우프하는 공정으로 형성한다. 상기 깊은 베이스 영역은 그 폭이 소오스 영역의 길이보다 작게되도록 형성한다.The conductive material layer doped with the impurity is formed by doping an impurity while depositing a polysilicon layer or by doping an impurity after depositing a polysilicon layer. The deep base region is formed such that its width is smaller than the length of the source region.
상기 다른 목적을 달성하기 위한, 본 발명의 다른 실시예에 의한 전력 소자의 제조방법은, 고농도의 제1 도전형 또는 제2 도전형 기판 상에 저농도의 제1 도전형 에피텍셜층을 형성하는 제1 단계와, 상기 에피텍셜층의 표면 근방에 저농도의 제2 도전형의 베이스 영역과, 이 베이스 영역 내의 표면 근방에 고농도의 제1 도전형의 소오스 영역을 형성하는 제2 단계와, 상기 소오스 영역과 베이스 영역을 관통하도록 트렌치를 형성하는 제3 단계와, 상기 트렌치 밑벽 및 측벽에 불순물이 도우프된 도전물질을 증착함으로써 도전물질막을 형성하는 제4 단계와, 기판에 열에너지를 가하여 상기 도전물질막에 도우프되어 있는 불순물을 확산시킴으로써 상기 트렌치를 둘러싸며 상기 소오스 영역 하단부와 정션을 이루는 고농도의 제2 도전형의 깊은 베이스 영역을 형성하는 제5 단계와, 상기 도전물질막을 이방성식각함으로써 상기 트렌치 측벽을 덮는 매립 도전층을 형성하는 제6 단계와, 기판 전면 상에 열산화막을 성장시키는 제7 단계와, 상기 소오스 영역 사이의 열산화막 상에 게이트 전극을 형성하는 제8 단계와, 기판 전면 상에 절연막을 형성하는 제9 단계와, 상기 절연막과 상기 절연막 하부에 형성되어 있는 열산화막을 부분적으로 식각하여 상기 소오스 영역 및 매립 도전층을 노출시키는 접촉창을 형성하는 제10 단계와, 상기 소오스 영역 및 매립 도전층과 접속하는 금속 배선을 형성하는 제11 단계를 포함하는 것을 특징으로 한다.,According to another aspect of the present invention, there is provided a method of manufacturing a power device according to another embodiment of the present invention, comprising: forming a first concentration epitaxial layer having a low concentration on a first conductivity type or a second conductivity type substrate at a high concentration; A first step of forming a low concentration second conductivity type base region near the surface of the epitaxial layer, a second step of forming a high concentration first conductivity type source region near the surface of the base region, and the source region And a third step of forming a trench to penetrate the base region, a fourth step of forming a conductive material film by depositing a conductive material doped with impurities on the bottom and sidewalls of the trench, and applying the thermal energy to a substrate to apply the conductive material film. Diffuses the doped impurities into the deep base region of a high concentration of the second conductivity type that surrounds the trench and forms a junction with the lower end of the source region. A fifth step of forming, a sixth step of forming a buried conductive layer covering the trench sidewalls by anisotropic etching of the conductive material film, a seventh step of growing a thermal oxide film on the entire surface of the substrate, and a heat between the source regions An eighth step of forming a gate electrode on an oxide film, a ninth step of forming an insulating film on an entire surface of the substrate, and a partial etching of the insulating film and a thermal oxide film formed under the insulating film to partially etch the source region and the buried conductive layer And a eleventh step of forming a contact window exposing the light source and a metal wiring connected to the source region and the buried conductive layer.
따라서, 본 발명에 의하면, 깊은 베이스 영역을 채널영역의 문턱전압에 영향을 미치지 않으면서도 깊게 형성할 수 있으므로 소자의 싱글 펄스 에벌런치 에너지 특성을 향상시킬 수 있다.Therefore, according to the present invention, since the deep base region can be formed deep without affecting the threshold voltage of the channel region, the single pulse avalanche energy characteristic of the device can be improved.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 전력 소자 및 그 제조방법을 더욱 상세하게 설명하고자 한다.Hereinafter, a power device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예의 방법으로 제조된 전력 소자를 도시한 단면도로서, 도면부호 "30"은 고농도의 제1 도전형 또는 제2 도전형 기판을, "32"는 저농도의 제1 도전형 에피텍셜층을, "36"는 저농도의 제2 도전형 얕은 베이스 영역을, "38"은 고농도의 제1 도전형 소오스 영역을, "40"은 트렌치를, "42"는 매립 도전층을, "46"은 고농도의 제2 도전형 깊은 베이스 영역을, "48"은 게이트 산화막을, "50"은 게이트 전극을, "52"는 절연막을, 그리고 "56"은 금속 배선을 나타낸다.2 is a cross-sectional view showing a power device manufactured by the method of an embodiment of the present invention, wherein "30" represents a high concentration of the first conductivity type or second conductivity type substrate, and "32" represents a low concentration of the first conductivity type. Type epitaxial layer, "36" is a low concentration of the second conductivity type shallow base region, "38" is a high concentration of the first conductivity type source region, "40" is a trench, "42" is a buried conductive layer "46" represents a high concentration of the second conductivity type deep base region, "48" represents a gate oxide film, "50" represents a gate electrode, "52" represents an insulating film, and "56" represents a metal wiring.
상기 도 2의 전력 소자는, 고농도의 제1 도전형 또는 제2 도전형의 기판(30)과, 상기 기판(30) 상에 형성된 저농도의 제1 도전형의 에피텍셜층(32)과, 상기 에피텍셜층(32)의 표면 근방에 형성된 저농도의 제2 도전형의 얕은 베이스 영역(36)과, 상기 얕은 베이스 영역(36) 내의 표면 근방에 형성된 고농도의 제1 도전형의 소오스 영역(38)과, 상기 소오스 영역(38)과 얕은 베이스 영역(36)을 관통하도록 형성된 트렌치(40)와, 상기 트렌치(40)를 채우는 불순물이 도우프된 매립 도전층(42)과, 상기 트렌치(40)를 둘러싸며 상기 소오스 영역(38)의 하단부와 정션을 이루는 고농도의 제2 도전형의 깊은 베이스 영역(46)과, 상기 소오스 영역(38) 사이의 에피텍셜층(32) 상에 게이트 산화막(48)을 개재하여 형성된 게이트 전극(50)과, 상기 매립 도전층(42)과 소오스 영역(38)과 공통으로 접속하는 금속 배선(56)으로 되어 있다.The power device of FIG. 2 includes a high concentration first conductive type or second conductivity type substrate 30, a low concentration first conductivity type epitaxial layer 32 formed on the substrate 30, and A low concentration of the second conductivity type shallow base region 36 formed near the surface of the epitaxial layer 32 and a high concentration of the first conductivity type source region 38 formed near the surface of the shallow base region 36. A trench 40 formed to penetrate the source region 38 and the shallow base region 36, a buried conductive layer 42 doped with impurities filling the trench 40, and the trench 40. The gate oxide layer 48 is formed on the epitaxial layer 32 between the source region 38 and the high-concentration deep-concentrated deep base region 46 that forms a junction with a lower end of the source region 38. ) Is formed in common with the gate electrode 50 and the buried conductive layer 42 and the source region 38. The metal wiring 56 is connected.
이때, 상기 트렌치(40)는 상기 소오스 영역(38)의 정션 깊이와 상기 얕은 베이스 영역(36)의 정션 깊이를 합한 것 보다 깊게 형성되어 있다. 트렌치(40)를 둘러싸는 모양의 상기 깊은 베이스 영역(46)은 그 폭이 소오스 영역(38)의 길이보다 작거나 같다. 즉, 상기 깊은 베이스 영역(46)은 채널영역 (게이트 전극(48) 하부의 얕은 베이스 영역(36)의 표면 근방)으로까지 확장되지 않은 모양이다. 또한, 상기 깊은 베이스 영역(46)은 상기 트렌치(40)의 측벽 및 밑벽에서 모두 동일한 폭을 갖도록 형성되어 있다.In this case, the trench 40 is formed deeper than the sum of the junction depth of the source region 38 and the junction depth of the shallow base region 36. The deep base region 46, which surrounds the trench 40, has a width that is less than or equal to the length of the source region 38. That is, the deep base region 46 is not extended to the channel region (near the surface of the shallow base region 36 under the gate electrode 48). In addition, the deep base region 46 is formed to have the same width on both the sidewall and the bottom wall of the trench 40.
또한, 상기 매립 도전층(42)은 상기 트렌치(40)를 완전히 매립하며, 그 표면은 평탄한 모양으로 형성되어 있다. 상기 매립 도전층(42)는 제2 도전형 불순물이 고농도로 도우프되어 있는 다결정실리콘으로 되어 있다. 상기 깊은 베이스 영역(46)은 상기 매립 도전층(42) 내의 불순물이 확산하여 형성한 것으로, 상기 트렌치(40)를 균일한 폭으로 둘러싸고 있다. 이때, 상기 트렌치(40)는 얕은 베이스 영역(36) 보다 깊이 형성되어 있으므로, 트렌치 내의 매립 도전층(42)으로부터 불순물이 확산하여 형성된 상기 깊은 베이스 영역(46)은 기판의 종방향으로 깊숙히 플럭된(plug) 형상으로 되어 있다.In addition, the buried conductive layer 42 completely fills the trench 40, and has a flat surface. The buried conductive layer 42 is made of polycrystalline silicon doped with a high concentration of second conductivity type impurities. The deep base region 46 is formed by diffusion of impurities in the buried conductive layer 42. The deep base region 46 surrounds the trench 40 with a uniform width. At this time, since the trench 40 is formed deeper than the shallow base region 36, the deep base region 46 formed by diffusion of impurities from the buried conductive layer 42 in the trench is deeply flocculated in the longitudinal direction of the substrate. (plug) shape.
상기 도 2를 참조하여, 기판(30)과 에피텍셜층(32)이 각각 N+형과 N-형으로 전도되었을 때의 전력 소자의 동작을 살펴보면, 게이트 전극(50)에 문턱전압 이상의 전압을 인가하고, 소오스 영역(38)과 기판(30) 사이에 소정 이상의 크기의 양의 전압을 인가하면(턴-온 (turn-on)), 기판(30) 내의 전자들은 게이트 전극(50) 하부의 얕은 베이스 영역(36) 표면에 형성된 채널영역을 거쳐 소오스 영역(38)으로 흘러들어간 후, 금속 배선(56)을 통해 외부로 빠져나간다. 이때, 상기 얕은 베이스 영역(36)의 표면근방은 채널영역이 되는 부위이고, 깊은 베이스 영역(46)은 N+ 소오스 영역(38) 하부의 얕은 베이스 영역(36)의 불순물농도가 불균일한데서 비롯되는 기생 바이폴라 트랜지스터의 발생에 의한 래치 업(latch up)을 방지한다.Referring to FIG. 2, the operation of the power device when the substrate 30 and the epitaxial layer 32 are conducted in the N + type and the N- type, respectively, is applied to the gate electrode 50. When a positive voltage of a predetermined magnitude or more is applied between the source region 38 and the substrate 30 (turn-on), electrons in the substrate 30 are shallow under the gate electrode 50. After flowing into the source region 38 through the channel region formed on the surface of the base region 36, the metal region 56 exits to the outside through the metal wiring 56. At this time, the surface near the shallow base region 36 is a channel region, and the deep base region 46 is a parasitic resulting from non-uniform impurity concentration of the shallow base region 36 under the N + source region 38. To prevent latch up due to the generation of bipolar transistors.
이후, 소자가 턴-오프(turn-off)되면, 외부에서 기판(30)으로 유입되는 역전류를 기판(30)/ 드리프트(32)/ 깊은 베이스 영역(46)의 하부로 된 다이오드를 에벌런치 브레이크 다운시켜 효과적으로 외부로 유출시킨다. 이때, 상기 드리프트(32)는 기판(30)과 깊은 베이스 영역(46) 사이의 영역을 의미하고, 상기 깊은 베이스 영역(46)의 하부를 상기 기판(30)과 가깝게 형성한 도 2의 전력 소자의 경우, 상기 다이오드의 에벌런치 브레이크 다운을 더욱 효과적으로 유도할 수 있으므로 결과적으로 상기 역전류를 용이하게 외부로 배출시킬 수 있다. 따라서, 소오스 영역(38) 하단부로 흐르는 역전류를 줄여 소자가 파괴되는 현상을 방지할 수 있다.Then, when the device is turned off, the reverse current flowing from the outside to the substrate 30 is avalanche the diode which is lower than the substrate 30 / drift 32 / deep base region 46. It breaks down and effectively spills out. In this case, the drift 32 refers to a region between the substrate 30 and the deep base region 46, and the power device of FIG. 2 having a lower portion of the deep base region 46 closer to the substrate 30. In this case, the avalanche breakdown of the diode can be induced more effectively, and as a result, the reverse current can be easily discharged to the outside. Therefore, it is possible to prevent the device from being destroyed by reducing the reverse current flowing to the lower end of the source region 38.
이때, 상기 깊은 베이스 영역(46)의 측면부는 소오스 영역(38) 하부의 얕은 베이스 영역(36)의 농도를 높여 기생 바이폴라 트랜지스터에 의한 래치-업 현상을 방지하는 역할을 한다.At this time, the side surface portion of the deep base region 46 increases the concentration of the shallow base region 36 under the source region 38 to prevent the latch-up phenomenon caused by the parasitic bipolar transistor.
상기 도 2의 전력 소자의 경우, 상기 깊은 베이스 영역(46)의 프로파일은 트렌치(40)의 프로파일에 의존한다. 즉, 상기 깊은 베이스 영역(46)의 프로파일은 트렌치(40)의 프로파일과 거의 유사하다. 이는 상기 깊은 베이스 영역(46)은 트렌치(40) 내부의 매립 도전층(42)으로부터 불순물이 확산되어 형성되기 때문이다.In the case of the power device of FIG. 2, the profile of the deep base region 46 depends on the profile of the trench 40. In other words, the profile of the deep base region 46 is almost similar to the profile of the trench 40. This is because the deep base region 46 is formed by diffusion of impurities from the buried conductive layer 42 inside the trench 40.
따라서, 상기 도 2의 전력 소자에 의하면, 상기 깊은 베이스 영역(46)의 프로파일을 임의대로 조절할 수 있다. 이는, 원하는 깊은 베이스 영역(46)의 프로파일을 결정한 후, 트렌치(40)를 이에 맞춰 형성하고 이후 불순물의 확산 정도를 조절하면 되기 때문이다. 언급한 싱글 펄스 에벌런치 에너지 특성을 향상시키기 위해서는, 상기 트렌치(40)의 폭은 소오스 영역(38)의 크기를 고려하여 좁게하고, 그 깊이는 에벌런치 전류 특성을 고려하여 깊게 형성하면 된다.Therefore, according to the power device of FIG. 2, the profile of the deep base region 46 can be arbitrarily adjusted. This is because after the desired deep base region 46 profile is determined, the trench 40 is formed accordingly, and then the degree of diffusion of impurities is controlled. In order to improve the single pulse avalanche energy characteristic mentioned above, the width of the trench 40 may be narrowed in consideration of the size of the source region 38, and the depth thereof may be deeply formed in consideration of the avalanche current characteristic.
다시 말하면, 상기 도 2의 전력 소자는 트렌치의 프로파일과 불순물 확산의 조건을 조절하여 깊은 베이스 영역의 프로파일을 조절할 수 있으므로, 싱글 펄스 에벌런치 에너지 특성을 향상시킬 수 있으며, 또한, 소자의 축소화와 더불어 트렌치의 크기를 용이하게 변화 (즉, 깊은 베이스 영역의 프로파일 변화)시킬 수 있으므로 문턱전압의 변형없이도 최적의 전기적 특성을 유지할 수 있다.In other words, the power device of FIG. 2 can adjust the profile of the trench and the condition of the impurity diffusion to adjust the profile of the deep base region, thereby improving the single pulse avalanche energy characteristic, and in addition to miniaturization of the device. Since the trench size can be easily changed (ie, the profile change of the deep base region), the optimum electrical characteristics can be maintained without changing the threshold voltage.
도 2의 경우, 상기 제1 도전형 및 제2 도전형의 기판(30)의 전도형을 N+형으로 하고, 에피텍셜층(32)의 전도형을 N-형으로 하며, 얕은 베이스 영역(36)의 전도형을 P-형으로 하고, 소오스 영역(38)의 전도형을 N+형으로 하며, 깊은 베이스 영역(46)의 전도형을 P+형으로 한 경우를 도시한다. 그러나, 본 발명은 이러한 실시예에 한정되지 않으며, 상기 전도형을 완전히 변환한 경우, 즉 N형을 P형으로 변환하고, P형을 N형으로 변환하여 제조한 전력 소자의 경우에도 동일한 효과를 얻을 수 있음은 물론이다.2, the conductivity type of the first conductivity type and the second conductivity type substrate 30 is N + type, the conductivity type of epitaxial layer 32 is N-type, and the shallow base region 36 is formed. ), The conductivity type of the source region 38 is N + type, and the conductivity type of the deep base region 46 is P + type. However, the present invention is not limited to this embodiment, and the same effect can be obtained in the case of a power device manufactured by completely converting the conduction type, that is, converting N type to P type and converting P type to N type. Of course it can be obtained.
또한, 도 2의 경우, 상기 제1 도전형 및 제2 도전형의 기판(30)의 전도형을 N+형으로 하고, 에피텍셜층(32)의 전도형을 N-형으로 하며, 얕은 베이스 영역(36)의 전도형을 P-형으로 하고, 소오스 영역(38)의 전도형을 N+형으로 하며, 깊은 베이스 영역(46)의 전도형을 P+형으로 한 경우를 도시하였지만, 상기 기판(30)의 전도형을 P+형으로 변환하여 제조한 전력 소자의 경우나, 상기 기판(30)의 전도형은 N+형으로 유지한 체, 그외의 다른 영역들의 전도형을 모두 변환하였을 경우, 즉, N형을 P형으로 변환하고, P헝을 N형으로 변환하여 제조한 전력 소자의 경우에도 동일한 효과를 얻을 수 있음은 물론이다.2, the conductivity type of the first conductivity type and the second conductivity type substrate 30 is N + type, and the conductivity type of epitaxial layer 32 is N-type, and the shallow base region. Although the case where the conduction type of 36 is P-type, the conduction type of the source region 38 is N + type, and the conduction type of the deep base region 46 is P + type is shown, the substrate 30 In the case of a power device manufactured by converting the conduction type of the form into P + type, or the conduction type of the substrate 30 is maintained in the form of N + type, when the conduction type of all other areas is converted, that is, N The same effect can be obtained in the case of a power device manufactured by converting a type into a P type and converting a P type into an N type.
도 3a 내지 도 3f는 본 발명의 일 실시예에 의한 전력 소자 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, N형의 파워 모스펫을 예를 들어 설명한다.3A to 3F are cross-sectional views illustrating a method of manufacturing a power device according to an embodiment of the present invention for each process order, and illustrate an N-type power MOSFET as an example.
먼저, 도 3a는 N+형 기판(30), N-형 에피텍셜층(32), P-형 얕은 베이스 영역(36) 및 P+형 소오스 영역(38)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 먼저, N+형 기판(30)을 준비하고, 그 상부에 에피텍셜 방식으로 N-형 에피텍셜층(32)를 형성하는 단계와, 상기 N-형 에피텍셜(32)층 표면 근방으로 P형의 불순물을 저농도로 주입하여 P-형 불순물 주입층(도시되지 않음)을 형성하는 단계와, 상기 P-형 불순물 주입층 내에 포함되도록 N형의 불순물을 고농도로 주입하여 N+ 불순물 주입층(도시되지 않음)을 형성하는 단계와, 상기 에피텍셜층(32) 표면에 제1 열산화막(34)을 성장시키면서 상기 P-형 불순물 주입층과 N+형 불순물 주입층 내에 주입되어 있는 불순물을 확산시킴으로써 각각 상기 P-형 얕은 베이스 영역(36)과 N+형 소오스 영역(38)을 형성하는 단계로 진행한다.First, FIG. 3A is a cross-sectional view for explaining a process of forming an N + type substrate 30, an N-type epitaxial layer 32, a P-type shallow base region 36, and a P + type source region 38. FIG. As an example, the process includes first preparing an N + type substrate 30 and forming an N-type epitaxial layer 32 thereon in an epitaxial manner, and the N-type epitaxial 32 layer. Implanting a P-type impurity at a low concentration near the surface to form a P-type impurity implantation layer (not shown); and implanting a N-type impurity at a high concentration so as to be included in the P-type impurity implantation layer; Forming an injection layer (not shown), and implanting impurities in the P-type impurity injection layer and the N + -type impurity injection layer while growing the first thermal oxide film 34 on the epitaxial layer 32. Diffuses to form the P-type shallow base region 36 and the N + type source region 38, respectively. Proceeds step.
도 3b는 트렌치(40) 및 매립 도전층(42)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 P-형 얕은 베이스 영역(36)과 N+형 소오스 영역(38)이 중첩된 부분을 부분적으로 노출시키는 모양의 감광막 패턴(도시되지 않음)을 상기 제1 열산화막(34) 상에 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 한 이방성식각을 행하여 노출된 상기 열산화막(34) 식각하는 단계와, 상기 감광막 패턴 또는 제1 열산화막을 식각마스크로 한 이방성식각을 행하여 상기 N+형 소오스 영역(38) 및 P-형 얕은 베이스 영역(36)을 관통하는 트렌치(40)를 형성하는 단계와, 기판 전면 상에 P형의 불순물이 고농도로 도우프된 도전물질, 예컨대 P형의 불순물이 고농도로 도우프된 다결정실리콘을 상기 트렌치(40)를 완전히 채우도록 증착함으로써 불순물이 도우프된 도전물질층을 형성하는 단계와, 상기 에피텍셜층(32)의 표면이 노출될 때 까지 상기 불순물이 도우프된 도전물질층을 식각함으로써 트렌치 내부를 매립하는 형태의 상기 매립 도전층(42)을 형성하는 단계로 진행한다.FIG. 3B is a cross-sectional view for explaining a process of forming the trench 40 and the buried conductive layer 42, in which the P-type shallow base region 36 and the N + -type source region 38 are formed. Forming a photoresist pattern (not shown) having a shape partially exposing the overlapped portions on the first thermal oxide layer 34, and performing anisotropic etching using the photoresist pattern as an etch mask to expose the thermal oxide layer. A trench 40 penetrating the N + type source region 38 and the P-type shallow base region 36 by etching and anisotropic etching using the photoresist pattern or the first thermal oxide layer as an etching mask. And forming a conductive material doped with a high concentration of P-type impurities on the entire surface of the substrate, for example, by depositing polycrystalline silicon doped with a high concentration of P-type impurities to completely fill the trench 40. Doped Road Forming the entire material layer and etching the conductive material layer doped with the impurity until the surface of the epitaxial layer 32 is exposed, thereby filling the buried conductive layer 42 in which the inside of the trench is buried. Proceed to the forming step.
이때, 상기 불순물이 도우프된 다결정실리콘층은 다결정실리콘층을 증착하면서 불순물을 도우프하는 공정이나, 다결정실리콘층을 증착한 후 불순물을 도우프하는 공정으로 형성하고, 상기 불순물이 도우프된 도전물질층의 식각은 화학 물리적 폴리슁 방식이나 에치백 방식으로 행한다.In this case, the polysilicon layer doped with the impurity is formed by a process of doping an impurity while depositing a polysilicon layer, or a process of doping an impurity after depositing a polysilicon layer, and conducting the impurity doped Etching of the material layer is performed by chemical physical polishing or etch back.
상기 트렌치(40)는 그 넓이는 상기 소오스 영역(38)보다 크지 않고 그 깊이는 상기 얕은 베이스 영역(36)보다 깊게 형성한다. 이때, 상기 트렌치(40)의 넓이 및 깊이는 이후의 공정으로 형성될 깊은 베이스 영역의 확산폭을 고려하여 정한다.The trench 40 is wider than the source region 38 and deeper than the shallow base region 36. At this time, the width and depth of the trench 40 are determined in consideration of the diffusion width of the deep base region to be formed in a subsequent process.
상기 제1 열산화막(4)는 불순물이 도우프된 도전물질층을 식각하는 공정 시 같이 제거될 수도 있고, 식각 후 별도의 공정으로 제거할 수도 있다.The first thermal oxide film 4 may be removed in the process of etching the conductive material layer doped with impurities, or may be removed in a separate process after etching.
도 3c는 P+형 깊은 베이스 영역(46)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 매립 도전층(42)까지 형성되어 있는 기판 전면 상에 제2 열산화막(48)을 형성함과 동시에 상기 매립 도전층(42) 내에 도우프되어 있는 불순물을 확산시킴으로써 상기 P+형 깊은 베이스 영역(46)을 형성하는 단계로 진행한다.FIG. 3C is a cross-sectional view for explaining a process of forming a P + type deep base region 46, which is a second thermal oxide film 48 on the entire surface of the substrate formed up to the buried conductive layer 42. FIG. And diffuse the impurities doped in the buried conductive layer 42 to form the P + type deep base region 46.
이때, 상기 제2 열산화막(48)의 두께는 상기 P+형 깊은 베이스 영역(46)의 확산폭을 고려하여 조절한다. 바람직하게는, 상기 P+형 깊은 베이스 영역(46)의 확산폭은 상기 N+형 소오스 영역(38)의 횡방향 길이보다 크지않게 한다. 즉, 상기 제2 열산화막은 상기 P+형 깊은 베이스 영역(46)이 채널영역으로까지 확장되지 않을 정도의 크기로 확산될 동안만 성장시킨다. 또한, 상기 제2 열산화막(48)은 게이트 산화막으로 사용된다.In this case, the thickness of the second thermal oxide film 48 is adjusted in consideration of the diffusion width of the P + type deep base region 46. Preferably, the diffusion width of the P + type deep base region 46 is no greater than the lateral length of the N + type source region 38. That is, the second thermal oxide film is grown only while the P + type deep base region 46 is diffused to a size such that it does not extend to the channel region. In addition, the second thermal oxide film 48 is used as a gate oxide film.
도 3c에서 설명한 확산 공정에 있어서, 불순물의 확산 정도는 제2 열산화막의 두께에 비례하므로, 최종적으로 원하는 상기 제2 열산화막(48)의 두께 및 확산 정도를 고려하여 산화 공정의 조건을 조절한다.In the diffusion process described with reference to FIG. 3C, since the diffusion of impurities is proportional to the thickness of the second thermal oxide film, the conditions of the oxidation process are adjusted in consideration of the desired thickness and diffusion degree of the second thermal oxide film 48. .
도 3d는 게이트 전극(50)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 제2 열산화막(48) 상에, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 게이트 전극 형성 물질층을 형성하는 단계와, 상기 게이트 전극 형성 물질층을 패터닝하여 상기 게이트 전극(50)을 형성하는 단계로 진행한다. 이때, 상기 게이트 전극(50)은 N+ 소오스 영역(38) 사이의 에피텍셜층(32) 상에 위치하고 상기 P-형 얕은 베이스 영역(36)과 중첩하도록 형성된다.FIG. 3D is a cross-sectional view for explaining a process of forming the gate electrode 50. The process is performed by depositing, for example, polycrystalline silicon doped with impurities on the second thermal oxide film 48 to form a gate electrode. The forming of the material layer and the patterning of the gate electrode forming material layer may be performed to form the gate electrode 50. In this case, the gate electrode 50 is formed on the epitaxial layer 32 between the N + source regions 38 and overlaps the P-type shallow base region 36.
도 3e는 게이트 전극(50)까지 형성된 결과물 기판 전면 상에 절연막(52)을 형성한 후의 단면도이다.3E is a cross-sectional view after the insulating film 52 is formed on the entire surface of the resultant substrate formed up to the gate electrode 50.
도 3f는 금속 배선(56)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 매립 도전층(42) 및 N+형 소오스 영역(38)이 부분적으로 노출되도록 상기 절연막(52) 및 제2 열산화막(48)을 식각하여 접촉창(54)을 형성하는 단계와, 기판 전면에 금속물질층을 형성한 후 이를 패터닝함으로써 상기 N+형 소오스 영역(38)과 매립 도전층(42)과 공통으로 접속하는 상기 금속 배선(56)을 형성하는 단계로 진행한다.FIG. 3F is a cross-sectional view for explaining the process of forming the metal wiring 56. The process includes the insulating film 52 so that the buried conductive layer 42 and the N + type source region 38 are partially exposed. And etching the second thermal oxide film 48 to form a contact window 54, forming a metal material layer on the entire surface of the substrate, and patterning the contact layer 54, thereby patterning the N + source region 38 and the buried conductive layer 42. Proceeding to the step of forming the metal wiring 56 to be connected in common with.
도 3a 내지 제 3f도에서, N+형의 기판과, N-형의 에피텍셜층과, P-형의 얕은 베이스 영역과, P+형의 깊은 베이스 영역과, N+형 소오스 영역을 갖는 N형 파워 모스펫을 예를 들어 설명하였으나, 트렌치를 형성하여 깊은 베이스 영역을 형성한다는 본 발명의 기술적 사상을 P+형의 기판과, P-형의 에피텍셜층과, N-형의 얕은 베이스 영역과, N+형의 깊은 베이스 영역과, P+형의 소오스 영역을 갖는 P형 파워 모스펫와, P+형의 기판과, N-형의 에피텍셜층과, P-형의 얕은 베이스 영역과, P+형의 깊은 베이스 영역과, N+형의 소오스 영역을 갖거나, N+형의 기판과, P-형의 에피텍셜층과, N-형의 얕은 베이스 영역과, N+형의 깊은 베이스 영역과, P+형의 소오스 영역을 갖는 아이지비티(IGBT) 소자에도 적용할 수 있음은 물론이다. 이러한 적용은 계속해서 설명하는 본 발명의 다른 실시예에서도 동일하게 적용할 수 있다.3A to 3F, an N-type power MOSFET having an N + type substrate, an N-type epitaxial layer, a P-type shallow base region, a P + type deep base region, and an N + type source region. For example, the technical concept of the present invention, which forms a deep base region by forming a trench, includes a P + substrate, an P-type epitaxial layer, an N-type shallow base region, and an N + type. A P-type power MOSFET having a deep base region, a P + -type source region, a P + -type substrate, an N-type epitaxial layer, a P-type shallow base region, a P + -type deep base region, and a N + Igity having a source region of the type or having an N + type substrate, a P-type epitaxial layer, an N-type shallow base region, an N + type deep base region, and a P + type source region. Of course, it can also be applied to IGBT) devices. This application is equally applicable to other embodiments of the present invention which will be described further.
도 4는 본 발명의 다른 실시예의 방법으로 제조된 전력 소자를 도시한 단면도로서, 매립 도전층(58)의 모양을 제외하면 상기 일 실시예의 방법으로 제조된 파워 모스펫과 동일하다.4 is a cross-sectional view showing a power device manufactured by the method of another embodiment of the present invention, except for the shape of the buried conductive layer 58 is the same as the power MOSFET manufactured by the method of the above embodiment.
도 4의 매립 도전층(58)은 트렌치(40)를 완전히 매립하는 모양 (일 실시예의 구조)이 아니라 트렌치(40)의 밑벽 및 측벽을 일정한 두께로 융단처럼 덮는 모양이다. 이때, 금속 배선(56)은 상기 트렌치(40) 내부에 까지 플럭되는 모양으로 형성된다.The buried conductive layer 58 of FIG. 4 is not a shape of completely filling the trench 40 (the structure of one embodiment), but a rug covering the bottom wall and sidewall of the trench 40 to a certain thickness. In this case, the metal wire 56 is formed to be flushed to the inside of the trench 40.
상기 매립 도전층(58)은 트렌치(40)까지 형성되어 있는 기판 전면에, 불순물이 도우프되고 일정한 두께(트렌치 폭의 1/2보다는 작고 불순물을 에피텍셜층으로 확산할 수 있을 정도의 두께)를 갖는 도전물질층을 형성하는 단계와, 상기 에피텍셜층이 노출될 때 까지 상기 도전물질층을, 예컨대 화학 물리적 폴리슁 방식으로 식각하는 단계로 형성한다.The buried conductive layer 58 is doped with impurities on the entire surface of the substrate formed up to the trench 40 and has a predetermined thickness (less than 1/2 of the trench width and thick enough to diffuse the impurities into the epitaxial layer). Forming a conductive material layer having a, and etching the conductive material layer, for example by chemical physical polysilicon until the epitaxial layer is exposed.
도 4의 제조공정에 있어서, 언급한 매립 도전층(58)을 형성하는 공정을 제외한 다른 공정들은 전술한 도3a 내지 도 3f에서 설명한 공정과 동일하다.In the manufacturing process of FIG. 4, other processes except for the process of forming the buried conductive layer 58 mentioned above are the same as those described above with reference to FIGS. 3A to 3F.
도 5는 본 발명의 또 다른 실시예의 방법으로 제조된 전력 소자를 도시한 단면도로서, 매립 도전층(60)의 모양을 제외하면 상기 일 실시예 및 다른 실시예의 방법으로 제조된 파워 모스펫과 동일하다.5 is a cross-sectional view showing a power device manufactured by the method of another embodiment of the present invention, except for the shape of the buried conductive layer 60 is the same as the power MOSFET manufactured by the method of the embodiment and the other embodiment. .
도 5의 매립 도전층(60)은 트렌치(40)를 완전히 매립하는 모양 (일 실시예의 구조)이나 트렌치(40)의 밑벽 및 측벽을 모두 덮는 모양 (다른 실시예의 구조)이 아니라 트렌치(40)의 측벽만을 일정한 두께로 융단처럼 덮는 모양이다. 이때, 금속 배선(56)은 상기 트렌치(40) 내부에 까지 플럭됨은 물론 상기 P+형 깊은 베이스 영역(46)과 직접 접속하는 모양으로 형성된다.The buried conductive layer 60 of FIG. 5 is not a shape that completely fills the trench 40 (the structure of one embodiment) or a shape that covers both the bottom wall and the sidewall of the trench 40 (the structure of another embodiment), but not the trench 40. Only the side wall of the shape is covered with a carpet to a certain thickness. In this case, the metal wire 56 is not only flushed into the trench 40 but also directly connected to the P + type deep base region 46.
상기 매립 도전층(60)은 트렌치(40)까지 형성되어 있는 기판 전면에, 불순물이 도우프되고 일정한 두께(트렌치 폭의 1/2보다는 작고 불순물을 에피텍셜층으로 확산할 수 있을 정도의 두께)를 갖는 도전물질층을 형성하는 단계와, 상기 기판에 열에너지를 가하여 상기 도전물질층에 도우프되어 있는 불순물을 확산시킴으로써 트렌치(40)를 둘러싸며 상기 N+형 소오스 영역(38) 하단부와 정션을 이루는 P+형 깊은 베이스 영역(46)을 형성하는 단계와, 상기 도전물질층을 이방성식각함으로써 상기 트렌치(40) 측벽만을 덮는 상기 매립 도전층(60)을 형성하는 단계와, 기판 전면 상에 제2 열산화막(48)을 성장시키는 단계로 형성한다.The buried conductive layer 60 is doped with impurities on the entire surface of the substrate formed up to the trench 40 and has a predetermined thickness (less than 1/2 of the trench width and thick enough to diffuse the impurities into the epitaxial layer). Forming a conductive material layer having a thermal conductivity of the conductive material layer, and forming a junction with a lower end portion of the N + type source region 38 by enclosing the trench 40 by diffusing impurities doped in the conductive material layer by applying thermal energy to the substrate. Forming a P + type deep base region 46, forming the buried conductive layer 60 covering only the sidewalls of the trench 40 by anisotropically etching the conductive material layer, and forming a second row on the front surface of the substrate. The oxide film 48 is formed by growing.
도 5의 제조공정에서 언급한 공정을 제외한 다른 공정들은 전술한 도3a 내지 도 3f에서 설명한 공정과 동일하다.Except for the processes mentioned in the manufacturing process of FIG. 5, the other processes are the same as those described with reference to FIGS. 3A to 3F.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by one of ordinary skill in the art within the technical idea of the present invention.
본 발명에 의한 전력 소자 및 그 제조방법에 의하면, 고농도의 깊은 베이스 영역을 트렌치를 이용하여 형성하기 때문에 상기 고농도의 깊은 베이스 영역의 측면 크기는 일정하게 유지하면서 깊이는 깊게 형성할 수 있으므로, 소자 크기가 작은 경우, 상기 고농도의 깊은 베이스 영역의 과도한 확장에 의해 문턱전압이 변형되는 것을 최소화할 수 있고, 턴-오프 시 역전류에 의한 소자의 파괴를 효과적으로 방지하여 품질을 안정적으로 유지시킬 수 있다. 또한, 상기 고농도의 깊은 베이스 영역으로 소오스 영역 하단부의 얕은 베이스 농도를 높이므로 기생 바이폴라 트랜지스터의 생성을 억제시켜 래치 업을 방지할 수 있다.According to the power device and the method of manufacturing the same according to the present invention, since the deep base region of high concentration is formed by using a trench, the depth of the deep base region of the high concentration can be formed deep while maintaining the constant side size. When is small, it is possible to minimize the deformation of the threshold voltage by excessive expansion of the high concentration deep base region, it is possible to effectively prevent the destruction of the device by the reverse current during turn-off to maintain the quality stable. In addition, since the shallow base concentration of the lower portion of the source region is increased to the high concentration deep base region, the parasitic bipolar transistor can be suppressed to prevent latch-up.
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| KR1019980029140A KR100272175B1 (en) | 1998-07-20 | 1998-07-20 | Power device and method for manufacturing the same |
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|---|---|---|---|---|
| CN117080078A (en) * | 2023-10-17 | 2023-11-17 | 深圳基本半导体有限公司 | Method for preparing MOS device based on composite film layer self-alignment process and device |
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1998
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