KR100270186B1 - 양방향 전송 선로 구동기/수신기 - Google Patents

양방향 전송 선로 구동기/수신기 Download PDF

Info

Publication number
KR100270186B1
KR100270186B1 KR1019970706840A KR19970706840A KR100270186B1 KR 100270186 B1 KR100270186 B1 KR 100270186B1 KR 1019970706840 A KR1019970706840 A KR 1019970706840A KR 19970706840 A KR19970706840 A KR 19970706840A KR 100270186 B1 KR100270186 B1 KR 100270186B1
Authority
KR
South Korea
Prior art keywords
signal
level
circuit
digital
switching
Prior art date
Application number
KR1019970706840A
Other languages
English (en)
Other versions
KR19980703436A (ko
Inventor
그레고리 에드워드 비어스
리차드 프란시스 프랭크니
미스칼 모드 스마디
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980703436A publication Critical patent/KR19980703436A/ko
Application granted granted Critical
Publication of KR100270186B1 publication Critical patent/KR100270186B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/1423—Two-way operation using the same type of signal, i.e. duplex for simultaneous baseband signals

Abstract

본 발명은 외래 디지털 데이터 입력 및 제어 신호들에 응답하여 디지털 논리 신호들을 송신 및 수신하는 방법 및 장치를 개시하고 있다. 제 1 및 제 2 기준 신호를 제공하는 기준 회로(10, 22)는 신호 발생 및 수신 회로에 공통된다. 신호 발생 회로는 전송 선로(24)에 접속되어 있으면서 가변 레벨 디지털 신호를 발생시키는 신호 소스(12)와 디지털 데이터 입력 및 제 1 기준 신호에 응답하는 기준 레벨 조정 및 스위칭 회로("RLA/S 회로")를 포함한다. RLA/S 회로는 신호 소스에 접속되어 있으면서 가변 레벨 디지털 신호의 레벨을 선택하고 스위칭 신호를 제공한다. 이렇게 함으로써, 신호 소스 출력이 조정 및 스위칭되어 신호 소스에 의해 전송 선로에 디지털 신호가 발생된 다음 선택된 출력 신호 레벨로 입력되는 디지털 데이터가 이어진다. 신호 수신 회로는 제 2 기준 신호에 응답하는 전송 선로에 접속되어 있으면서 전송 선로로부터 가변 레벨 디지털 신호들을 수신한다. 또한, 가변 입력 임피던스 회로로부터 가변 레벨 디지털 신호들을 수신할 수 있도록 접속된 검출(14, 16) 회로를 포함한다. 이 검출 회로는 제 1 기준 신호에 응답하고 제 1 기준 신호에 의해 결정된 바에 따라 가변 레벨 디지털 신호들의 논리 상태를 검출한다. 검출 회로는 검출된 논리 상태들을 사전결정된 출력 레벨들의 대응하는 논리 신호들로 변환시킨다.

Description

양방향 전송 선로 구동기/수신기{BIDIRECTIONAL TRANSMISSION LINE DRIVER/RECEIVER}
컴퓨터 프로세서들의 동작 속도가 계속해서 증가함에 따라, 논리 신호를 주고 받아야 하는 디바이스상에 추가적인 요구 조건이 발생하게 되었다.
고주파 신호들을 측정하는데 있어서, 측정 샘플율(mesurement sample rate)은, 물론, 저주파 신호를 측정하는 경우보다 더 높다. 샘플율이 높은 경우 신호의 정확한 크기를 측정하는 것은 샘플율이 낮은 경우보다 더 어려운데, 이는 과도 상태(transient condition)가, 보다 저주파인 샘플율의 상대적으로 긴 시간 주기 동안에는 어떠한 영향도 거의 받지 않을 수 있지만, 보다 짧은 고주파 샘플율의 주기 동안에는 상당한 정도의 영향을 받을 수 있기 때문이다.
본 발명에서 관심있는 한 고주파 효과는 통신 경로의 임피던스가 이 경로의 수신단에 있는 종단 부하의 임피던스와 정합되지 않을 때 발생하는 신호 반사 효과이다. (송신 디바이스와 수신 디바이스 사이의 통신 경로는 단일의 회로 보드상에 있는 디바이스들 사이의 버스나 다른 회로 보드들상의 디바이스들 사이의 케이블과 같은 경로를 포함한다. 어떤 경우에도, 본 발명은 전송 선로 영향을 고려해야 하는 비교적 고주파인 신호와 관련되기 때문에, 본 명세서에서는 통신 경로를 전송 선로라고 지칭할 수 있다.) 이상적으로 보자면, 종단 부하는, 전송된 신호가 종단 부하에 도달하자마자 전송된 신호를 싱크(sink)하고, 부하에 도달하는 즉시 이 신호의 크기를 샘플링함으로써 이 신호의 정확한 크기를 결정할 수 있다. 그러나, 종단 부하가 전송 임피던스와 정합되지 않으면, 신호의 도달 초기에 이 신호의 일부만이 부하에 의해 싱크될 것이다. 신호의 나머지 부분은 전송 선로를 통해 반사될 것이다. 전형적으로는, 다수의 요인들에 의해서, 이 신호 중 반사된 부분의 적어도 일부가 전송 선로상의 다른 부하들에 의해 다시 반사되어 최종적으로 이 종단 부하로 되돌아 올 것이며, 이러한 선상의 부하들 사이에서의 반사는, 결국 더욱 많은 신호들이 이 종단 부하를 통해 싱크될 수 있을 때까지 앞뒤로 반복될 것이다.
이 신호 반사 효과는, 기껏해야, 이 신호가 마치 전송 선로상에서 여러번 반사되는 동안 줄곧 이 신호가 정확하게 샘플링될 수 있는 시간을 지연시키는 것이다. 최악의 예로서, 반사된 신호 부분 중 중요한 부분이 전송 선로내에서 사라지거나 전송 선로상의 다른 부하에서 싱크되는 경우에는, 반사로 인하여, 신호의 논리 값이 결코 정확하게 결정될 수 없을 정도로 신호의 크기를 측정하는 정확도가 크게 감소된다. 따라서, 가능한한, 종단 부하의 임피던스와 전송 선로의 임피던스를 정합시킴으로써, 신호 반사를 없애거나 적어도 크게 감소시키는 것이 바람직하다.
동시 양방향 전송을 용이하게 하기 위해 송신 디바이스로부터 수신 디바이스로 다중값 논리 신호(multivalued logic signal)들을 송신하는 것은 잘 알려진 기법이다. 다중값 논리 신호용으로는, 단순히 온 상태 및 오프 상태를 검출하는 수신기보다는 식별력이 보다 우수한 수신기를 사용하여야 한다. 즉, 다중값 논리 신호용 수신기는 단순히 신호의 존재 여부를 검출하는 수신기로서 보다는 상대적으로 더 높은 정확도로 수신된 신호의 크기를 측정할 수 있어야 하는 것이다. 따라서, 고주파 신호들이 다중값인 경우에는 임피던스 정합이 훨씬 더 요망된다.
선로 임피던스를 정확하게 제어할 수 있는 디바이스들간의 전송 선로를 제조하는 것이 보다 간단하고 경제적일 것이지만, 임피던스를 엄밀히 제한하는 상황하에서 고정된 종단 부하를 경제적으로 제조하는 것은 그리 간단하지가 않다. 따라서, 경제적으로 제조될 수 있는 부품들을 사용하여, 동작시 종단 임피던스와 논리 신호 전류를 능동적으로 조절할 수 있도록 함으로써 신호 반사를 없애거나 크게 감소시키는 것이 바람직하다.
능동 소자들을 사용한 임피던스 정합 기법은 전송 신호에 부가하여 논리 신호의 진폭에 대한 정보를 수신기에 제공하는 송신기로부터 수신기로의 제 1 기준 선로상의 제 1 신호와, 수신기내의 전송 선로 종단기의 임피던스에 대한 정보를 송신기에 제공하는 수신기로부터 송신기로의 제 2 기준 선로상의 제 2 신호를 제공함으로써 얻을 수 있다. 그러나, 특히 다수의 송신기들과 수신기들이 전송 선로에 상호접속되는 경우, 이러한 구성은 필요한 기준 선로 수 때문에 불리하다. 따라서, 전송 선로상의 디바이스들 사이에서 단일 기준 선로를 가지고 신호 반사를 최소화할 것이 또한 요망된다.
발명의 요약
본 발명의 제 1 특징에서는, 소정의 특성 임피던스를 갖는 전송 선로에 의해 상호접속되어 있으면서 디바이스들간의 전송 선로를 통해 논리 신호들을 통신하는 송신 디바이스(구동기)와 수신 디바이스를 제공한다. 구동기는 논리 신호들을 송신하는 소스와, 이 소스에 접속되어 있으면서 이 소스에 의해 송신된 신호들의 크기를 설정하는 기준 발생기를 구비한다. 수신기는 신호들을 싱크하는 전송 선로 종단기와, 이 종단기에 접속되어 있으면서 이 종단기의 바이어스를 설정하여 신호 싱크용으로 소정 계열의 종단기 임피던스들을 설정하는 기준 발생기를 구비한다. 구동기 기준 발생기와 수신기 기준 발생기는 상호작용적으로 종단기의 임피던스를 전송 선로에 정합시켜 신호들의 크기를 설정한다.
전송 선로를 통해 디지털 신호들을 발생 및 수신하는 송신 및 수신 디바이스 회로는 외부에서 발생된 디지털 데이터 입력 및 제어 신호들에 응답하는 것이 바람직하다. 제 1 및 제 2 기준 신호를 제공하는 기준 회로는 신호 발생 및 수신 회로에 공유되는 것이 바람직하다. 구체적으로 설명하자면, 단일의 기준 선로를 사용하여 송신 및 수신 디바이스들간에 기준 신호들을 전송하는 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 신호 발생 회로는, 송신 선로에 접속되어 있으면서 가변 레벨 디지털 신호를 발생시키는 신호 소스와, 이 디지털 데이터 입력 및 제 1 기준 신호에 응답하는 기준 레벨 조정 및 스위칭 회로('RLA/S 회로")를 포함한다. RLA/S 회로는 신호 소스에 접속되어 있으면서 가변 레벨 디지털 신호의 레벨을 선택하여 스위칭 신호를 제공한다. 따라서, 신호 소스 출력이 조정 및 스위칭되어, 신호 소스에 의해 디지털 신호가 전송 선로에 발생된 다음 선택된 출력 신호 레벨에 있는 디지털 데이터 입력이 이어지도록 한다.
신호 수신 회로가, 전송 선로에 접속되어 있으면서 제 2 기준 신호에 응답하여 전송 선로로부터 가변 레벨 디지털 신호를 수신하는 가변 입력 임피던스 회로를 구비하는 것이 또한 바람직하다. 또한, 가변 입력 임피던스 회로로부터 가변 레벨 디지털 신호들을 수신할 수 있도록 접속되어 있는 검출 회로도 구비하고 있다. 검출 회로는 제 1 기준 신호에 응답하여, 이 제 1 기준 신호에 의해 결정된 것과 같은 가변 레벨 디지털 신호들의 논리 상태들을 검출한다. 검출 회로는 또한 검출된 논리 상태들을 사전결정된 출력 레벨들의 대응하는 논리 신호들로 변환시킨다.
신호 발생 회로의 다른 특징에 있어서, RLA/S 회로는, 제 1 기준 신호에 의해 설정된 레벨을 넘지 않는 레벨로 신호 소스 디지털 출력 신호를 유지하면서, 신호 소스의 스위칭 속도를 향상시킨다. 즉, 디지털 출력 신호를 발생시키는데 있어, 신호 소스를 제 1 출력 상태와 제 2 출력 상태 사이에서 스위칭하되, 이 신호 소스의 스위칭 속도는 신호 소스에 인가된 스위칭 신호의 레벨에 의존하며, 초기 스위칭 단계 동안 RLA/S 회로에 의해 신호 소스에 제공된 스위칭 신호의 레벨을 제 1 기준 신호에 의해 설정된 레벨보다 더 큰 레벨로 높여 스위칭 회로가 신호 소스의 스위칭 속도를 증가시킬 수 있도록 한다. 다음으로, 이어지는 초기 스위칭 단계에서, 스위칭 신호의 레벨을 제 1 기준 신호에 맞추어 신호 소스 디지털 출력 신호가 제 1 기준 신호에 의해 설정된 레벨을 초과하지 않도록 한다.
신호 발생 회로의 또 다른 특징에서는, 출력 레벨 무효화 회로가 포함된다. 무효화 회로는 RLA/S 회로에 접속되어 있으면서 디지털 제어 신호에 응답하여 제 1 기준 조정 신호에 의해 설정되는 선택된 출력 신호를 무효화함으로써 출력 신호를 소정의 사전결정된 최대 레벨로 대신 설정시킨다.
본 발명의 또 다른 특징에서는, 공통의 기준 회로 역시 제 3 기준 신호를 제공하고, 신호 수신 회로는 전송 선로에 접속되어 있는 고정 입력 임피던스 회로를 포함하여 전송 선로로부터 가변 레벨 디지털 신호들을 수신한다. 고정 임피던스 회로와 관련하여, 전송 선로로부터 가변 레벨 디지털 신호들을 수신할 수 있도록 제 2 검출 회로가 접속되어 있다. 제 2 검출 회로는 제 1 및 제 3 기준 신호들에 응답하여, 제 1 및 제 3 기준 신호들에 의해 결정된 바대로 가변 레벨 디지털 신호들의 논리 상태들을 검출한다. 제 2 검출 회로는 또한 검출된 논리 상태들을 사전결정된 출력 레벨들의 대응하는 논리 신호들로 변환시킨다.
수신 회로의 또 다른 특징에서는, 외부의 제어 신호들 중 하나에 응답하여, 가변 입력 임피던스 회로가 높은 입력 임피던스를 갖는 디스에이블형 모드인 것처럼 되어 전송 선로에 부하가 걸리지 않는다.
본 기술 분야의 당업자라면, 다음의 상세한 설명을 참조하여 본 발명의 또 다른 목적 및 잇점들을 쉽게 알 수 있을 것이다. 본 발명의 바람직한 실시예가 본 발명을 구현하는데 최선이라고 생각되는 모드에 대해 설명하는 식으로 도시되어 있다. 다른 실시예들도 가능하며, 본 발명의 범주를 벗어나지 않는 범위내에서 세부 상항을 여러 면으로 변형할 수도 있다. 예를 들면, 전류 대신 전압이 논리 신호로 사용될 수 있을 것이다. 다른 예를 들면, 전계 효과 트랜지스터("FET")가 전송 선로에 대한 종단기로서 선택될 수도 있다. 또한, 양극성 디바이스들이 선택될 수도 있을 것이다. 또한, 차폐형 기준 선로 및 전송 선로가 도시되었지만, 비차폐형 선로들이 사용될 수도 있다. 따라서, 도면 및 상세한 설명은 예시에 불과하며, 제한적으로 해석되어서는 안된다.
본 발명은 전송 선로 트랜시버(transmission line transceiver)에 관한 것으로서, 보다 구체적으로는, 동시 양방향 동작에 매우 적합한, 능동 전송 선로 종단기와 가변 레벨 신호 소스를 갖는 전송 선로 트랜시버에 관한 것이다.
도 1은 전송 선로에 의해 수신기에 상호접속된 구동기의 블럭도,
도 2는 전송 선로에 의해 상호접속된 구동기/수신기들의 블럭도,
도 3은 구동기/수신기들 중 하나를 보다 상세히 도시한 블럭도,
도 4는 기준 발생기의 차동 전압 증폭기용인 회로도,
도 5는 기준 종단기들에 대한 회로도,
도 6은 기준 발생기의 차동 전류 증폭기에 대한 회로도,
도 7은 기준 발생기의 수신기 기준 발생기에 대한 회로도,
도 8은 기준 발생기의 전류 미러에 대한 회로도,
도 9는 스위칭형 전류 소스에 대한 회로도,
도 10은 전송 선로 종단기에 대한 회로도,
도 11은 멀티드롭 수신기에 대한 회로도.
도 1의 블럭도는 기준 신호를 전류 소스(12)에 제공하는 기준 발생기(10A)를 구비하고 있는 구동기(20A)를 도시한다. 전류 소스는 사전결정된 임피던스를 갖는 전송 선로(24)의 한쪽 단에 접속되어 있다. 이 전송 선로(24)의 다른 쪽 단에는 제 2 구동기(20B)가 있으며, 이 구동기(20B)는 기준 신호를 능동 종단기(14)에 제공하는 자체 기준 발생기(10B)를 구비하고 있다. 기준 발생기들(10A, 10B)은 기준 선로(22)에 의해 상호접속되어 있다. 전류 소스(12)에 대한 구동기(20A) 기준 발생기(10A) 기준 신호는 전류 소스(12)가 전송 선로(24)를 통해 수신기(20B)로 보내는 전류 신호를 소정의 크기로 설정한다. 종단기(14)에 대한 수신기(20B) 기준 발생기(10B) 기준 신호는 전송 선로 종단기(14)에서 전송 선로(24)를 종단시킬 수 있는 소정 계열의 임피던스들을 설정하여, 구동기 기준 발생기(10A)에 의해 설정된 전류 신호 크기에 대해 종단기(14) 임피던스를 전송 선로(24)의 임피던스와 정합시킨다. 기준 발생기들(10A, 10B)은 기준 선로(22)의 피드백 경로를 사용하여 소정 계열의 임피던스와 전류 크기를 상호작용적 및 계속적으로 설정한다.
도 2는 도 1의 실시예에서의 소자들 및 여기에 추가된 소자들을 구비한 다른 실시예를 도시한다. 도 2를 보면, 제 1 및 제 2 구동기/수신기(20)내에 기준 발생기(10), 스위칭형 전류 소스(12), 능동 종단기(14), 멀티드롭 수신기(16), 논리 회로(18)들이 구비되어 있다. 기준 발생기(10)들은 접지식 차폐를 갖는 한 개의 기준 선로(22)에 의해 상호접속되어 있다. 기준 선로(22)는 기준 발생기(10)들에 의해 발생된 공통의 기준 신호를 구동기/수신기(20)들 사이에서 피드백한다. 구동기/수신기(20)내의 기준 발생기(10)는 또한 구동기/수신기(20)내의 스위칭형 전류 소스(12), 능동 종단기(14), 수신기(16)에 제공되는 기준 신호들을 발생시킨다. 구동기/수신기 디바이스(20)내의 스위칭형 전류 소스(12), 능동 종단기(14), 수신기(16)는 구동기/수신기 디바이스(20)들간에 논리 신호들을 전달하는 전송 선로(24)의 한쪽 단에 접속되어 있다. 전송 선로(24)도 역시 접지식 차폐를 갖는다.
구동기/수신기 디바이스(20)내의 수신기(16), 종단기(14), 스위칭형 전류 소스(12)는 이 디바이스에 대한 논리 회로(18)에 접속되어 있다. 논리 회로(18)는 스위칭형 전류 소스(12)내에서 논리 신호들을 표시하는 전류 펄스들의 발생을 개시하며, 이 전류 펄스들은 구동기/수신기 디바이스(20)들간의 전송 선로(24)를 통해 전송된다. 논리 회로(18)는 또한, 수신기(16)나 종단기(14)가 전송 선로(24)상에서 측정한 신호들로부터, 수신기(16)나 종단기(14)에 의해 검출된 논리 신호들을 수신한다. 논리 회로(18)는 또한, 전류 소스(12), 수신기(16), 종단기(14)에 모드 선택 신호들을 제공하여, 고정 크기의 논리 신호 전류나 전송 라인(24) 임피던스를 정합시키는 가변 크기의 전류를 제공하는 소스(12) 사이에서 선택하고, 디바이스(20)내의 종단기(14)를 온 또는 오프로 스위칭한다.
기준 발생기(10)에 의해 발생된 기준 신호는 종단기(14)내의 임피던스와, 전류 소스에서 발생된 논리 신호들을 표시하는 전송된 전류 펄스들의 진폭과, 멀티드롭 수신기(16)나 종단기(14)가 전송 선로(24)를 통해 수신한 신호들 중 논리 신호들로서 검출하는 전압 펄스들의 진폭을 제어한다. 구동기/수신기 디바이스(20) 사이에 있는 이 공통의 기준 선로에 의해 디바이스(20)는 기준 발생기(10)들에 의해 제어되는 파라미터들에 대한 공통 기반(basis)을 설정할 수 있다.
구동기(20)에 의해 전송된 논리 신호 전류가 상기한 피드백 메카니즘에 따라 구동기(20)내의 기준 발생기(10)에 의해 변화하기 때문에, 수신기(16)나 종단기(14)가 측정하는 신호 전류 또는 전압은 일정한 크기를 갖지 않는다. 그러므로, 수신기(16)나 종단기(14)는 기준 발생기(10)로부터의 기준 신호들을 사용하여 전송 선로(24)를 통해 수신된 신호와 비교함으로써 논리 신호의 값을 결정한다.
전송 선로(24)를 통해 구동기/수신기(20)에 의해 수신된 신호들은 멀티드롭 수신기(16)에 의하거나 종단기(14)내에 있는 검출기에 의해 해석될 수 있다. 아래의 수신기에 대한 설명으로부터 알 수 있는 바와 같이, 수신기(16)는 전송 선로(24)에 부하를 가하지 않는다. 그러므로, 수신기(16)는 다수의 구동기/수신기 디바이스(20)들이 전송 선로(24)를 통해 서로 연결되는 경우의 애플리케이션에 유용하다. 종단기(14)는 전송 선로(24)의 임피던스를 보다 정확하게 정합시키는 종단을 전송 선로(24)에 제공함으로써 신호들을 보다 정확하게 측정할 수 있도록 한다는 잇점이 있다. 다수의 종단기(14)들이 전송 선로(24)상에서 활성 상태에 있게 되면 전송 선로(24)에서의 부하가 감소되어 부정합이 생기므로, 본 발명은 논리 회로(18)을 제공하여 종단기(14)를 오프로 스위칭한다.
도 3은 도 2의 구동기/수신기(20)들 중 하나를 더욱 상세히 도시한 블럭도이다. 기준 발생기(10)는 제 1 및 제 2 기준 능동 종단기들(30, 32)과, 차동 전압 증폭기(34)와, 차동 전류 증폭기(36)와, 수신기 기준 전압 발생기(38)와, 전류 미러(40)를 포함한다. 신호를 발생, 전송, 수신하는 디바이스 동작에 초점을 맞추기 위해서, 도 3에서는 도 2에서 도시된 논리 회로(18)와 논리 제어 선로를 생략한다.
차동 전압 증폭기("DVA")(34)는, 전류 i1가 저항 20Z0를 포함한(도 5 참조) 제 1 종단기(30)를 통해 흐름으로써 발생되는 전압인 제 1 전압 입력 V1과, 전류 i2가 제 2 종단기(32)를 통해 흐름으로써 발생되는 제 2 종단기(32) 양단의 전압인 제 2 전압 입력 V2를 수신한다. DVA(34)는 "IRP"라고 표시된 레일을 따라 늘어서 있는 FET QP0, FET QP3, FET QP5, FET QP6, FET QP7, FET QP10의 게이트에 출력을 제공한다. IRP 레일에 대한 DVA(34) 출력은 DVA(34)로 피드백되는 QP5에서의 소정의 전류를 설정한다. DVA로부터의 전압 출력을 증가시키면 IRP 레일 FET들에서의 전류가 감소된다. IRP 레일상의 FET들은 QP5에서의 전류를 미러화한다.
"미러"라는 용어는 잘 정합되어 있는 전계 효과 디바이스들에 대해 사용하는 것이다. 전류를 "미러화"한다는 것은 정합된 FET들에 동일한 게이트 전압을 인가하여 동일한 드레인 전류나 사전결정된 정합 스케일의 드레인 전류를 FET들에 생성하는 것을 지칭하는 것이다. 드레인 전류의 값이 알려져 있지 않을 수도 있지만, FET들이 정합되어 있으므로 드레인 전류의 값이 어떠하든지 간에 각각의 FET에 대해 드레인 전류가 정합될 것이라고 상정한다.
동일한 원리가 양극성 트랜지스터에도 적용되며, 이 전류 미러 회로들을 양극성 트랜지스터들로 구성할 수도 있다. 전계 효과 디바이스와 양극성 디바이스간에는 몇가지 상이점이 있지만, 그로 인하여 본 발명을 양극성 트랜지스터에 적용할 수 없는 것은 아니다. 한 가지 차이점으로는, 양극성 트랜지스터들이 베이스 전류를 흐르게 하는 반면, FET들은 게이트 전류를 흐르게 하지 않는다는 것을 들 수 있다. 이것 때문에 본 발명에는 FET가 더 바람직하다. 다른 차이점으로는, 드레인 전류 대 게이트 소스간 전압 특성에 있어서 양극성 트랜지스터들이 더 완만한 선형 영역을 갖는다는 것을 들 수 있다. 이것은 양극성 디바이스의 장점이다.
DVA(34)의 출력 전압을 증가시키거나 감소시킴으로써 기준 종단기(30)와 기준 종단기(32)를 통해 흐르는 전류 i1과 i2를 증가시키거나 감소시켜, 이 종단기들(30, 32)을 통해 흐르는 전류 i1과 i2에 의한 종단기들(30, 32) 양단의 전압을 증가 및 감소시킨다. 최종적으로, 전류 i1과 i2의 소정의 조합에 의해 종단기들(30, 32) 양단에 동일한 전압 강하가 생기고, 따라서 DVA(34)를 충족시킨다.
차동 전류 증폭기("DCA")(36)는 제 2 종단기로부터 제 1 전류 입력을 수신한다. 입력은 제 2 종단기(32)를 통하여 DVA(34)에 의해 설정된 전류 i2에 대한 미러 전류이다. DCA는 또한 IRP 레일상의 FET QP10으로부터 제 2 전류 입력을 수신한다. QP10이 QP5 및 QP3과 정합되고 DVA 출력이 QP3, QP5, QP10에 게이트 전압을 제공하므로, DVA(34)로부터의 전압 출력이 QP10을 통해 흐르는 전류를 전류 i1과 동일하게 설정한다.
이렇게 QP10을 통해 흐르는 전류는 DCA(36)에 의해 제 1 전류 입력과 비교된다. DCA(36)는 기준 종단기들(30, 32) 모두의 임피던스를 조정하여 QP0을 통과하는 모든 전류가 제 2 종단기(32)로 흐르도록 함으로써, 어떠한 전류도 기준 선로(22)를 통해 QP0과 제 2 종단기(32) 사이의 노드로 흘러들거나 이 노드로부터 흘러나오지 않도록 한다.
전송 선로(24)의 양 단부에 있는 기준 발생기(10)들 사이의 기준 선로(22)는 전송 선로(24)의 단부들상에 있는 각각의 제 2 종단기(32)에 동일한 전압 강하를 일으킨다. 또한, 기술한 바와 같이, 기준 발생기(10)내에 있는 DVA(34)는 기준 발생기의 제 1 종단기(30) 양단에서의 전압 강하를 자신의 제 2 종단기(32) 양단에서의 전압 강하와 사실상 동일하게 한다. 따라서, 도 1에 도시된 두 기준 발생기(10)들내의 두 기준 종단기들(30, 32)도 동일한 전압 강하를 갖는다.
기준 발생기(10)의 전류 미러(40)가 전압 출력 IRN을 스위칭형 전류 소스(12)와 수신기(16)에 제공하여 다른 정합된 FET를 구동함으로써 전류 i1를 미러화한다.
도 3에 도시된 스위칭형 전류 소스(12)는 기준 발생기(10)에서의 IRP 레일 전압에 의해 설정되는 크기 i1의 바이어스 전류와, 기준 발생기(10)에서의 전류 미러(40) 출력 전압 IRN에 의해 설정될 수 있는 크기 20i1의 신호 전류를 제공한다. 신호 전류는 논리 회로(18)에 의해 온 또는 오프로 스위칭된다. 논리 회로는 또한 기준 발생기에 의해 신호 전류를 설정하기보다 고정된 값으로 신호 전류를 설정하도록 선택될 수 있다.
도 3에 도시된 능동 종단기(14)는 전송 선로(24)를 종단하는 FET(도 3에 도시되지 않음)를 갖는다. DCA로부터 능동 종단기(14)에 인가된 바이어스 전압 Vb가 종단 FET의 임피던스를 조정하여, 전송 선로(24)의 다른 쪽 단부에 있는 대응하는 디바이스(20)에 의해 전송된 소정의 전류에 있어서의 전송 선로(24)의 임피던스와 정합시킨다. 종단기(14)는 또한 전송 선로의 종단부에서 흐르는 신호 전류를 기준값과 비교하고, 신호 전류의 논리 값을 표시하는 논리 회로에 하나 이상의 출력을 제공한다.
도 3에 도시된 수신기(또는 "멀티드롭 수신기")(16)는 수신기 기준 회로(38)로부터 전압 Vrecref가 인가되는 Vrecref로 표시된 제 1 입력과, 기준 발생기(10)의 전류 미러(40)로부터의 전압 IRN이 인가되는 IRN으로 표시된 제 2 입력과, 전송 선로(24)상의 전압이 인가되는 Vin이라고 표시된 제 3 입력을 갖는다. 송신기/수신기(20)에 의해 전달된 신호 전류는 송신기/수신기들 내에서의 피드백 메카니즘에 의해 설정되어, 논리 값 1에 대응하는 전류 20i1을 갖는 논리 신호가 i1과 같은 크기의 바이어스 전류와 합해짐으로써, 제 3 입력 Vin에서, 기준 종단기들(30, 32) 양단의 전압과 동일한, V1과 같은 크기의 전압을 발생시키게 된다. 전압 Vin은, 수신기에 전달되는 전류 신호가 없는 경우 크기가 i1인 바이어스 전류에 의해 발생되는 작은 크기로부터, 크기가 20i1인 부가적인 전류 신호(논리 신호 1에 대응함)가 수신된 경우의 더 큰 크기의 Vfinal로 천이할 것이다. Vin이 이렇게 천이하면, 수신기(16)가 논리 회로(18)에 논리 신호 1이 수신되었음을 표시하는 하이(high) 신호를 제공할 것이다.
기준 회로(38)는 전송된 신호 전압에 대해서 소정의 대응성을 갖는 기준 전압 Vrecref를 발생시킨다. 수신기(16)는, 전송 선로(24)상의 수신기(16)에 의해 측정된 신호 전압에 대한 비교값으로 Vrecref를 사용하여, 논리 신호의 값을 결정한다. 수신기 기준 회로(38)는, 전류 입력을 제 2 기준 종단기(32)에 정합시키는 전류인 제 1 입력과, 제 2 기준 종단기(32)에서의 전압 V2(제 1 기준 종단기(30)에서의 전압인 V1과 동일한 크기임)인 제 2 입력을 수신한다. 이러한 입력들로부터 기준 전압 Vrecref가 발생되어, 수신기 회로(16)에 의해 전송 선로(24)상의 디바이스(20)로부터 수신된 논리 신호를 위한 전달 함수를 설정하도록 사용된다.
회로의 세부 설명
본 발명의 송신기/수신기는 여러 가지 회로들에 의해 얻어질 수 있는데, 이에 대해서는, 본 기술분야의 당업자라면 이 디바이스의 여러 부분들의 동작에 대한 상기 설명으로부터 잘 알 수 있을 것이다. 이제부터 본 발명의 바람직한 실시예에서 사용된 회로들에 대한 설명이 이어진다. 여기에서 기술되는 FET들은 전반적으로 정합 FET들이다. 본 발명은 후술하는 FET들에 있어서의 상대적인 치수 인자(scaling factor)로 제한되지 않는다. 송신기/수신기 디바이스에 대해 기술된 상기 결과들을 얻기 위해 여러 가지의 치수 인자들이 사용될 수 있다. 전반에 걸쳐, 전원 전압의 크기가 Vdd라고 가정된다.
도 4는 본 발명의 바람직한 실시예에서의 DVA(34)에 대한 회로를 도시한다. FET QP5가 FET QP10과 직렬로 게이트-드레인간에 접속된다. QN10이 선형 영역(즉, 드레인 전류 대 게이트-소스간 전압 곡선에서의 굴곡점(knee) 윗부분) 상태에 있는한, QP10은 QN10 게이트 전압에 의해 제어되는 전류 싱크로서 작용하며, FET QP5 양단의 드레인-소스간 전압 강하에 관계없이 전류를 고정값으로 싱크한다. QP5를 통해 흐르는 고정 전류는 QP5가 소스하는 전류에 대해 필요한 값으로 QP5에서의 게이트-소스간 전압을 구동한다. QP5 게이트에서의 결과적인 전압이 IRP 레일상의 모든 FET들에서의 게이트 전압으로 된다. IRP 레일상의 각 FET가 선형 영역 상태로 동작하는 한, 이 FET들이 QP5와 정합되기 때문에 FET들을 통과하는 결과적인 전류들은 자신의 상대적인 W/L 치수 인자에 따라 QP5를 통과하는 전류에 비례한다. 도 5를 참조하면, 매칭된 FET의 QP0과 QN0이 21의 W/L 치수 인자를 가지므로, 제 2 기준 종단기(32)를 통과하는 전류 i2는 제 1 기준 종단기(30)를 통과하는 전류 i1의 21배가 된다. 종단기(32)내의 크기 21i1의 전류는 논리 신호 1로서 전류 소스(12)에 의해 발생된 크기 20i1의 전류와 바이어스 전류로서 전류 소스(12)에 의해 발생된 크기 i1의 전류가 더해진 것을 표시한다.
다시 도 4로 돌아가서, DVA(34)는 제 1 및 제 2 입력을 갖는데, 이 제 1 입력은 제 1 기준 종단기(30) 양단의 전압 V1을 측정하고, 제 2 입력은 제 2 기준 종단기(32) 양단의 전압 V2를 측정하도록 접속되어 있다. 제 1 입력 전압은 FET QN10의 게이트에 결합되어 있는 FET QN8을 바이어스한다. 제 2 입력 전압은 FET QP1, FET QP4에 의해 미러화된 FET QN1을 바이어스한다. FET QN4는 또한 FET QP10의 게이트에 결합된다. 도 4에 도시된 FET QN1, FET QN8, FET QP1, FET QP4, FET QN10의 접속 배열에 의해, V1이 증가하면 QN10상에서의 게이트 전압이 감소하고, V2가 증가하면 FET QN10상의 게이트 전압이 증가한다.
도 5는 바람직한 실시예에서의 기준 종단기(30, 32)에 대한 회로이다. 종단기들(30, 32)은, 제 1 종단기(30)가 저항이 20Z0(Z0은 전송 선로(24)의 알려진 임피던스임)인 저항기 R0을 가지며, 종단기들(30, 32)내의 종단 FET들이 동일하도록 치수화되었다는 점을 제외하면 동일하다. 종단기(30)는 크기가 i1인 기준 전류를 가지며, 종단기(32)는 크기가 21i인 전류를 갖는다. 종단기(30)와 종단기(32)는 동일한 FET들과 21/1 비율의 전류들을 갖기 때문에, 종단기들(30, 32)은 전송 선로의 두 가지 동적 상태들에 대한 정적 표현을 제공한다. 구동기(20A)(도 1 참조)에서의 전류 소스(12)는 순간 크기(transient of magnitude) 20Z0i1과 종단기(32)내에서 크기가 i인 전류로부터 발생되는 정적 바이어스에 의해 표현된다. 수신기(20B)(도 1 참조)내의 종단기(14)는 종단기(30)내의 크기가 21i인 전류에 의해 표시된다. 전송 선로(24)의 이러한 두가지 동적 상태는 1) 종단기(14)를 통해 크기 i1의 전류가 흐를 때의 종단기(14)의 상태와, 2) 종단기(14)를 통해 크기 21i의 전류가 흐를 때의 종단기(14)의 상태에 대응한다. 저항기 R0과 치수 인자들의 값들은 가변적이며, 저항이 NZ0인 저항기에 대해 크기가 i1인 바이어스 전류와 크기가 Ni1인 신호 전류 사이에 N:1의 비율이 설정된다. 이 N의 값은 임의적이지만 회로 구현을 편하게 하기 위해 대개는 N=10, N=20 등과 같이 선택될 수 있다.
예로서, 제 2 기준 종단기(32)를 기술하면, 종단 FET QN0이 종단 임피던스를 설정한다. QN7과 QN6은 종단 FET QN0의 온과 오프를 게이트하는데, QN0이 온 이면 QN7과 QN6이 전압 분할기와 바이어스 전압을 제공하여 종단 FET QN0을 통과하는 드레인 전류에 대한 소정 계열의 드레인-소스간 종단 임피던스를 설정한다. 즉, 바이어스 전압에 의해 설정된 소정 계열의 임피던스내에서, 소정의 드레인 전류에 대한 소정의 종단 임피던스가 설정된다.
도 6은 바람직한 실시예에서의 DCA(36)에 대한 회로이다. 제 2 기준 종단기(32)(도 5 참조)의 QN0을 통해 흐르는 전류 i2는, 인자 21만큼 치수 감소(scaling down)된 채, QN9와 QN0의 특성을 일치시키고, FET QN9를 FET QN0에 비해 W/L만큼 치수 감소시키며, QN9의 게이트를 QN0의 게이트가 접속시킴으로써, DCA(36)의 FET QN9에서 미러화된다. 따라서, QN9는 QN0에서의 전류와 일치하는 치수 감소된 전류를 싱크할 것이고, 만일 QN9의 드레인에서의 부하로 인해 QN9가 선형 영역 상태로 동작하도록 유지시켜야 한다면, QN9는 부하 QP8을 가로지르는 전류에 의해 발생된 전압에 상관없이 이 전류를 싱크할 것이다.
QP8의 게이트가 자신의 드레인에 연결되어 있으므로, QN9 드레인 전류는 QP8 양단의 소스-드레인간 전압을 QP8에 의해 이 전류를 소스하는데 필요한 값으로 구동하며, QP8 게이트 전압이 뒤따를 것이다. QP8 게이트 전압은, QP9의 게이트에 접속되어 있으므로, QP9를 통해 흐르는 전류를 설정할 것이다. QP9가 QP8과 정합하기 때문에, QP9에 의해 소스되는 전류는 QN9에 의해 싱크되는 전류와 일치할 것이다.
한편, 앞서 기술된 바과 같이 QP10은 DVA(34)에 의해 설정된 IRP 전압에 의해 크기 i1의 전류를 소스하게 되는데, 왜냐하면 이 전류가, QP10과 QP0의 특성들을 일치시키고 FET QN9를 FET QN0에 비해 W/L만큼 치수 감소시키며 QP10의 게이트를 QP0의 게이트에 접속시킴으로써 인자 21만큼 치수 감소된 채 QP0을 통해 흐르는 전류 i2와 일치하기 때문이다. QN12는, 자신의 게이트를 자신의 드레인에 연결함으로써, QP10에 의해 소스된 전류 i1를 싱크하도록 강제되고, QN12의 게이트 전압이 뒤따른다. QN12의 게이트 전압이 QN11의 게이트에 연결되어 있어서, QN11에 i1이 싱크되도록 한다.
따라서, DCA(36)의 동작은 다음과 같이 이해될 수 있을 것이다. 제 2 기준 종단기(32)의 FET QN0은 1) 제 2 기준 종단기(32)를 구동하는, QN0에 의해 소스된 전류 i2와 2) 기준 선로로부터의 전류를 함께 싱크한다. 또한 DCA의 FET QP9는 FET QN0이 싱크하고 있는 전류를 치수 감소시켜 일치하는 전류를 소스하도록 구동된다. 또한, FET QN11은 QP0에 의해 소스된 전류를 치수 감소시켜 일치하는 전류를 싱크하도록 구동된다. FET QP9에 의해 소스된 전류가 FET QN11에 의해 싱크된 전류와 같게 되는 유일한 방법은 FET QP0이 소스하는 모든 전류를 FET QN0이 싱크하는 것이다. 이러한 등가를 이루기 위해서, QP9와 QN11의 드레인들상의 전압 Vb가 QN7의 게이트에 피드백 신호를 제공하여 QN0을 바이어스하고, QN0 임피던스를 조정한다.
도 8은 바람직한 실시예의 기준 발생기(10)에서의 전류 미러(40)용 회로를 도시한다. 이 전류 미러(40)는 전압 출력 IRN을 도 9의 스위칭형 전류 소스(12)와 도 11의 수신기에 제공하여 다른 정합된 FET를 구동함으로써 전류 i1를 미러화한다. 전류 미러(40)로부터 출력된 전압은 IRP 레일 상의 정합된 FET QP7을 구동하는 DVA(34)의 출력에 의해 설정되어 전류 i1을 설정한다. 전류 i1에 의해 FET QN15가 i1을 싱크하도록 구동되며, FET QN15의 게이트 전압이 뒤따른다. 이 QN15 게이트 전압은 기준 전류 미러(40)로부터 출력된 IRN 전압이다. QP7이 p 타입 FET이고 QN15가 n 타입 FET이기 때문에, i1가 증가함에 따라, 접지에 대해 IRP는 감소하고 IRN은 증가한다.
도 9는 논리 회로(18)에 의해 제어된 것처럼 기준 DVA(34)(도 4 참조)에 의해 설정된 전류 i1을 미러화하는 바람직한 실시예에서의 스위칭형 전류 소스(12)에 대한 회로도이다. 기준 전류 미러(40)(도 8 참조)로부터 출력된 IRN 전압에 의해 스위칭형 전류 소스(12) FET QN1이 i1을 싱크하도록 구동된다. FET QP1은 QN1에 의해 싱크된 전류 i1과 일치하도록 전류를 소스하게 되는데, 이는 QP1이 QN1에 의해 싱크된 전류를 소스할 수 있도록 접속되고, QP1이 게이트-드레인간에 접속되어 있기 때문이다. QP1의 게이트가 FET QP0의 게이트에 연결되어 있고, QP0이 치수 인자 20×로 특성 정합되어 있기 때문에, QP0은 i1의 20배인 전류를 미러화한다. 이렇게 하여, FET QP0은 논리 신호 1을 나타내는 크기 20i의 전류를 제공한다. 또한 크기 i1의 바이어스 전류가 기준 발생기(10) DVA(34)로부터 출력된 IRP 전압에 의해 제어된 FET QP100에 의해 제공된다.
QP0이 크기 때문에, QP0은 큰 게이트-소스 충전 정전용량을 가져 천천히 충전되고 QP1의 스위칭이 지연된다. FET에 대한 스위칭 시간이 FET의 게이트에 인가된 스위칭 전압 레벨에 의존하기 때문에, 게이트-소스 정전용량을 빨리 충전시키고 스위칭 시간을 고속으로 하는 한가지 방법은 FET 게이트를 레일에 직접 접속시키는 것이다. 논리 신호 레벨들이 가변적이지 않고 최대 레일 전압으로 설정된 경우에는, 대개 이렇게 하는 것이 적합하다. 그러나, 본 애플리케이션에 있어서, 선로에 있는 디바이스들의 신호 레벨들과 임피던스들을 정합시키기 위해서는 논리 신호 레벨을 변화시킬 필요가 있다. 따라서, 도 9에 도시된 회로를 사용하여, QP0이 소스하는 전류가 설정되고 있는 동안, 최대 레일 전압에 의해 설정된 전류보다 낮게 선택된 레벨로 QP0을 재빨리 스위칭한다.
QN1과 QN2는 기준 발생기(10)(도 3 참조)로부터 일정한 Vgs 입력 "IRN"을 갖는다. IRN에 의해 QN1과 QN2가 원하는 전류를 싱크할 수 있도록 설정된다. QP0이 QP1 전류를 비례적으로 미러화하므로, 만일 NOR0 출력이 로우 상태로 유지되고 따라서 QN8이 오프 상태로 유지되기 위해 게이트 NOR0에 대한 입력이 하이 상태로 유지되어야 한다면, QP1이 QN1에 의해 싱크된 전류를 소스할 때 QN1에서의 전류에 의해 QP0에서의 신호 논리 레벨이 설정된다. NOR0에 대한 CS 입력이 로우 상태로 설정되면, IRN에 의해 설정되는 대신 QP0에 의해 소스된 전류 신호는 레일 전압에 의해 최대로 설정될 것이다.
이제 여러 가지 전류 동작 모드를 설명하자면, 처음부터, CS 입력이 하이이고 전류 소스 "데이터" 입력이 로우인 상태에서 CS 입력이 하이로 설정되면, QP3이 하드 상태(on hard), 즉 QP3의 게이트가 레일에 직접 연결되어 있는 상태로 되어, QP3이 QN1에 전류를 소스하고, QP0, QP1, QP2를 단락시킨다. QP2가 오프되면, QN2 Vd가 로우로 된다. 입력 QN2 Vd가 로우이고 반전된 "데이터" 입력이 하이이면, 게이트 NOR1이 로우로 출력되어 QN4를 턴 오프한다.
데이터 입력이 하이로 설정되어 입력 IRN에 의해 설정된 전류를 소스하도록 QP0을 구동한다. 데이터 입력이 하이로 되는 즉시 QP3이 오프로 스위칭되고 또한 NOR1 출력이 하이로 된다. NOR1 출력이 하이로 되면 QN4가 하드 상태로 턴 온된다. 즉, NOR1 출력이 QN4의 게이트에 최대 레일 전압을 제공함으로써, IRN의 전압 레벨이 이보다 낮은 상태로 QN4 게이트에 인가된 경우보다 더 빨리 QN4를 스위칭한다. 따라서, QP0, QP1, QP2가 QN4를 통해 재빨리 턴 온되고, QP0, QP1, QP2에서의 드레인 전류가 증가하기 시작한다. 전류가 IRN에 의해 설정된 레벨에 도달한 다음 이 값을 넘어서기 시작함에 따라, QN2에서의 드레인 전압이 하이로 되어 NOR1 출력을 로우로 구동하고 QN4를 턴 오프한다. QN4가 더 이상 QP0, QP1, QP2에서 전류를 싱크하지 않으면 전류가 증가를 멈추고 IRN에 의해 결정된 것과 같이 FET QN1과 FET QN2를 정합시킴으로써 설정된 레벨로 정착된다.
일단 신호 전류가 하이로 설정되면, 데이터 입력을 로우로 설정함으로써 로우로 스위칭될 수 있다. 데이터 입력이 로우로 되는 즉시 QP3이 하드 상태로 스위칭되어 QP0, QP1, QP2가 재빨리 턴 오프된다. QP2가 턴 오프되면, QN2상의 드레인 전압으로부터 입력된 NOR1이 로우로 된다.
CS 입력이 로우로 설정된 경우에 대하여 다시 상기와 같이 분석하면, CS 입력을 로우로 설정함으로써, IRN에 의해 결정된 선택된 전류 레벨을 전송하는 대신, 레일을 동작시키는 전류가 소스된다. 초기에, CS 입력이 로우이고 전류 소스 "데이터" 입력이 로우이면, QP3이 하드 상태, 즉 QP3 게이트가 레일에 직접 결합되어 있는 상태로 되어, QP3이 QN1에 전류를 소스하고 QP0, QP1, QP2를 단락시킨다. QP2가 오프이면, QN2 Vd가 로우로 된다. 따라서, 입력 QN2 Vd가 로우이고 반전된 "데이터" 입력이 하이이면, 게이트 NOR1의 출력이 로우로 되어 QN4를 턴 오프한다. 마찬가지로, CS가 로우이고 반전된 "데이터" 입력이 하이이면, 게이트 NOR0의 출력이 로우로 되어 QN8을 턴 오프한다.
데이터 입력이 하이로 설정되어 전류를 소스하도록 QP0을 구동한다. 데이터 입력이 하이로 되는 즉시 QP3이 오프로 스위칭되고 NOR0과 NOR1의 출력이 하이로 된다. NOR1 출력이 하이로 되면 QN4가 하드 상태로 턴 온된다. NOR0 출력이 하이로 되면 QN8이 하드 상태로 턴 온된다. 따라서, QP0, QP1, QP2가 QN4, QN8을 통해 재빨리 턴 온되고, QP0, QP1, QP2에서의 드레인 전류가 증가하기 시작한다. 전류가 IRN에 의해 설정된 레벨에 이른 다음 이 값을 넘어서기 시작함에 따라, QN2에서의 드레인 전압이 NOR1 출력을 로우로 구동하여 QN4를 턴 오프시킨다. 상기한 여러 가지 신호 전류 레벨 동작 모드에 있어서, QN4가 QP0, QP1, QP2에서 전류를 구동시키는 것을 중단하면 전류가 증가를 멈추고 IRN에 의해 결정된 것과 같이 QN1과 QN2에 의해 설정된 레벨로 정착된다. 그러나, 레일 대 레일 모드(rail to rail mode)에서 QN8은 IRN에 의해 설정된 전류 레벨에 의해 영향을 받지 않는다. 대신, 레일 대 레일 모드에 있어서 QN8은 데이터 입력이 하이인 한 유지되어, QP0, QP1, QP2에서 전류가 레일 전압에 의해 설정된 레벨까지 계속해서 증가한다.
일단 신호 전류가 하이로 설정되면, 데이터 입력을 로우로 설정함으로써 로우로 스위칭될 수 있다. 데이터 입력이 로우로 되는 즉시 NOR0 출력이 로우로 되어 QN8을 턴 오프한다. 또한, 데이터 입력이 로우로 되는 즉시 QP3이 하드 상태로 스위칭되어 QP0, QP1, QP2를 턴 오프한다. QP2를 턴 오프하면, QN2상의 드레인 전압으로부터의 NOR1 입력이 로우로 된다.
도 10은 바람직한 실시예의 능동 종단기(14)용 회로를 도시한다. 수신기(20B)(도 1 참조)의 능동 종단기(14)는 FET QN0을 가지며, 이 FET QN0은, QN6을 턴 온함으로써 QN0의 드레인과 게이트를 접속시키면, 구동기(20A)의 QP0에 의해 소스된 전류를 싱크하는 구동기(20A)(도 1 참조)의 전류 소스(12)의 FET QP0을 정합시킨다. FET QN5는 FET QN0의 게이트에 접속되어 있으며, DCA(36)(도 6 참조)의 Vb출력으로부터 자신의 게이트 전압을 수신한다. 도 5의 기준 종단기(30, 32)에서와 같이, Vb는 종단 FET의 임피던스를 바이어스한다. 도 10의 능동 종단기의 경우, 종단 FET는 FET QN0이다.
종단기(14)의 검출기 부분을 살펴보면, FET QM1의 게이트가 종단기 FET QN0의 게이트에 접속되어 QN0을 통해 전류를 미러화한다. FET QP101은 QM1이 싱크하도록 구동되는 모든 전류를 소스할 수 있도록 접속되며, QP101의 게이트 전압이 FET QP102와 FET QP103에 접속되어 있어서 QP102와 QP103도 역시 자신의 치수에 따라 전류를 미러화한다. QP103과 QN103은, 크기가 21i1/2인 전류가 종단기인 QN0을 통해 싱크될 때, QP103이 QN103을 오버드라이브(overdrive))하여 QN103 드레인 전압이 하이로 되도록 치수가 조정된다. 이 QN103 드레인 전압은 논리 신호 1이 수신되었음을 표시하는 출력으로 사용된다. QP102와 QN102는, 종단기 FET QN0이 크기가 21i인 전류를 싱크할 때, 두 개의 논리 1 신호를 동시에 수신한 것에 부합하여, QP102가 QN102를 오버드라이브해서 QN102 드레인 전압이 하이로 되도록 치수가 조정된다. FET QN102 드레인 전압은 두 개의 논리 1 신호들이 동시에 수신되었음을 표시하는 출력으로 사용된다.
도 7은 바람직한 실시예에서의 수신기 기준 회로(38)용 회로를 도시한다. 수신기 기준 회로(38)는 정합된 FET QP6의 게이트에 인가된 DVA(34) 출력에 의해 설정된 전류를 수신하여 수신기 기준 회로(38)에 대한 전류 입력 irr이 제 2 기준 종단기(32)에 대한 전류 입력 i2와 일치하도록 한다. 전류 irr이 FET QN13을 구동하는 것과 동시에, DVA(34)에 대한 제 2 입력으로서 제 2 기준 종단기(32)에서의 전압 V2가 QN13 게이트에 인가된다. FET QN13을 구동하는 전류 irr은 QN13과 캐스케이드 쌍으로서 접속되어 있는 ET QN14에 의해 싱크된다. FET QN14의 게이트는 QN13의 드레인에 결합되어 있고, 캐스케이드 FET 쌍의 FET들 중 한 FET의 게이트에서 필요한 전압인 기준 전압 Vrecref를 제공하여 전류 irr을 싱크하며, 이 때 캐스케이드 FET 쌍 중 다른 FET의 게이트에서의 전압은 제 2 기준 종단기(32)에서의 전압 V2로 된다. 이 전압 Vrecref가 수신기 회로(16)에 사용되어 QN9와 QN10의 전송 함수를 설정함으로써, Vin에서의 전압 천이에 의해 QP5를 통해 흐르는 공지된 전류 천이가 발생된다. 이 전류 천이에 의해 전송 선로(24) 전압 Vfinal에서 크기가 i1인 전류를 갖게 된다. FET QP6과 FET QN11은, QP5에서의 전류의 크기가 i1/2를 초과할 때 논리 신호 1을 나타내는 크기 Vdd의 전압을 생성하는 전류 비교기를 제공한다. QN11은 IRN 전압에서 크기가 i1/2인 전류를 싱크하도록 치수 조정된다.
도 11은 멀티드롭 수신기(16)용의 회로를 도시한다. 멀티드롭 수신기(16)는 한 쌍의 FET QN9 및 FET QN10을 가지며, 이 FET 쌍은 수신기 기준 회로(38)내의 FET QN13 및 FET QN14와 정합된다. 수신기 기준 회로(38)에 의해 발생된 기준 전압 Vrecref가 수신기(16)내의 FET QN10의 게이트에 인가된다. 전송 선로(24) 전압 Vin이 수신기(16)내의 FET QN9의 게이트에 인가된다. FET QN9 및 FET QN10이 수신기 기준 회로(16)내의 캐스케이드 쌍 QN13 및 QN14와 정합되고 QN10 게이트에 Vrecref가 인가되므로, QN9의 게이트에 인가된 전압이 기준 종단기들(30, 32)에 인가된 전압과 동일할 때 FET QN9 및 FTE QN10이 전류 i1과 정합되는 전류를 싱크할 것이다. 송신기/수신기(20)에 의해 전송된 신호 전류는 송신기 /수신기들 내에서의 피드백 메카니즘에 의해 논리 신호가 논리 값 1에 대응하는 전류 20i1을 가지도록 설정되며, i1과 동일한 바이어스 전류와 합해져 QN9의 게이트에서 V1과 동일한 전압을 발생시킬 것이다.
FET QP5는 FET QN9 및 FET QN10과 직렬로 접속되어 있으며, QP5의 게이트가 자신의 드레인에 접속되어 QP5는 QN9와 QN10이 싱크하는 전류를 소스한다. FET QP6은 FET QP5에 의해 소스된 전류를 미러화할 수 있도록 접속된다. FET QP6은 FET QN11과 직렬로 연결되어 있으며 이 FET QN11은 기준 발생기(10)의 전류 미러(40)로부터의 전압에 의해 구동된다. FET QN11은, 전류 미러(40)에서의 크기가 i1인 전류에 대응하는 전류 미러(40)로부터의 게이트 전압에 의해 구동될 때 크기가 0.5i1인 전류를 싱크할 수 있도록 치수가 정해진다.
전압 Vin은, 수신기(16)로부터 전달되는 전류 신호가 없는 때 크기가 i1인 바이어스 전류에 의해 발생된 작은 값에서부터 크기가 20i1인 부가적인 전류 신호(논리 신호 1에 대응함)가 수신된 때의 보다 큰 값으로 천이할 것이다. Vin이 이렇게 천이하게 되면, QP6이 QN11을 오버드라이브하고 QP6과 QN11 사이에 있는 노드에서의 전압이 Vdd로 구동될 것이다. 이러한 노드 전압이 출력 ROUT이며, 수신기(16)에 의해 논리 신호 1이 수신되었음을 나타내는 논리 회로에 검출기 신호를 제공한다.
동작 이론
이론적 동작 상태는 다음과 같다. DVA(34)(도 3 참조)는, 전송 선로 종단기(14)가 온으로 스위칭되면, FET QN0을 종단하는 전송 선로 종단기(14)를 통과하는 바이어스 전류로서 제 1 기준 종단기(30)를 통과하는 크기가 i1인 기준 전류를 설정한다. DVA(34)는 또한, 전류 소스(12) FET QP0(도 9 참조)을 통해 흐르는 신호 전류로서 크기가 20i1인 전류를 설정한다. 이 전류 20i1+i1은 전송 선로(24)를 통해 전달되고, 종단기(14)가 온이면 종단기(14)와 전송 선로(24)로 분할되어 흐른다. DVA(34)는 또한 제 2 기준 종단기(32)와 기준 선로(22) 사이의 노드에서 크기가 21i1인 전류를 설정한다. 전류 i1의 값은, 기준 종단기들(30, 32)로의 전류가 실질적으로 동일한 전압 강하를 발생시키도록 DVA(34)에 의해 설정된다.
한편, DCA(36)(도 3 참조)가 기준 종단기들(30, 32)과 전송 선로 종단기(14)에 인가되는 바이어스 전압 Vb를 설정하는데, 이것에 의해 제 1 및 제 2 기준 종단기내에 있는 종단 FET QN0과 QN3의 트랜스컨덕턴스(및 임피던스)와 전송 선로 종단기(14)(도 10 참조)내의 FET QN0과 종단 FET QN0이 영향을 받아, DVA에 의해 설정된 크기가 21i1인 전류가 제 2 기준 종단기(32)로 흐르게 한다(즉, 기준 선로(22)로 전류가 전혀 흐르지 않게 한다).
DVA(34)와 DCA(36)는, DVA(34)에 의해 설정된 전류 크기가 DCA(36)에 응답하는 기준 종단기들(30, 32)로 흐르는 전류에 영향을 미치고, DCA(36)에 의해 설정된 바이어스 전압이 DVA(34)가 응답하는 기준 종단기들(30, 32) 양단의 전압에 영향을 미치는 식으로 상호작용한다. DVA(34)와 DCA(36)의 상호작용은, 장치(20)내의 FET들의 정합 특성과 장치(20)내에 있는 FET들과 저항기들에 대한 치수 인자의 선택과 함께, 기준 전류 i1과 FET QN0의 트랜스컨덕턴스가 다음의 수학식을 만족시키는 평형 상태로 되도록 한다.
Figure pct00001
이로써 전송 선로(24)의 임피던스는 전송 선로 종단기(14)의 임피던스와 정합되어 FET QN0에 크기가 21i인 전류를 흘림으로써 FET QN0을 종단시킨다.
가변 레벨 바이어스 전류는 기준 발생기(10)(도 3 참조)로부터의 IRP에 의해 설정된 것과 같이 QP100에 의해 소스될 수 있다. 온으로 스위칭되면, QP0에 의해 소스된 가변 레벨 신호 전류가 트랜시버/선로 노드에서의 바이어스 전류와 합쳐진다(도 9에서 Iout로 표시됨). 이제 도 1을 참조하면, 전류 소스(12)를 갖는 송신 장치(20A)에 인에이블된 전송 선로 종단기(14)가 없는 경우에는 더해진 총 전류가 선로(24)를 통해 이 선로상에 있는 수신 장치(20B)로 전달된다. 도 2를 참조하면, 인에이블된 전송 선로 종단기(14)가 있는 경우에는, 전송 디바이스(20A)에서의 합산 전류가 분할되어 일부는 이 선로를 통해 전송되고 나머지는 전송 디바이스(20A)에 있는 종단기(14)(도시되지 않음)로 전송된다. 멀티드롭 수신기(16)는 자신의 FET QN9 게이트에 의해 이 선로에 접속되어 있어서 이 선로에 부하를 주지 않기 때문에, 전송 선로 종단기(14)가 본 발명의 임의의 특정한 실시예에 포함되어 있는지 또는 임의의 그러한 종단기(14)가 인에이블 상태인지의 여부에 상관없이 멀티드롭 수신기(16)가 각각의 트랜시버에 포함될 수 있다.
선로(24)상의 두 디바이스들(20A, 20B) 각각에 있는 종단기들(14)내의 종단 FET QN0을 갖고 이 종단 FET들이 선로 임피던스와 전송 전류의 레벨에 맞게 조정된 임피던스를 가지면, 전송 디바이스(20)에서의 전류가 종단기(14)와 선로(24)에 똑같이 분배된다. 따라서, 전송된 전류의 1/2이 제 1 디바이스(20A)로부터 제 2 디바이스(20B)로 전달되고, 1/2이 제 1 디바이스(20A) 자신의 종단기(14)로 전달되며, 전송된 전류의 1/2이 제 2 디바이스(20B)로부터 제 1 디바이스(20A)로 전달되고, 1/2이 제 2 디바이스(20B) 자신의 종단기(20A)에 전달되면, 두 디바이스들(20A, 20B)이 소정의 동일한 레벨의 전류, 말하자면 21i1을 보낼 때, 디바이스의 종단기(14)는 이 레벨, 21i1을 수신할 것이다. 하나의 디바이스(20)만이 전류 21i를 보내면, 각각의 디바이스(20)는 어느 디바이스(20)에 의해 보내어졌는지에 상관없이 0.5×21i1을 수신한다. 물론, 어느 디바이스(20)도 신호 전류를 보내지 않은 때에는, 0.5i1의 바이어스 전류만이 각각의 디바이스(20)에 의해 수신된다.
도 10을 참조하면, 전송 선로 종단기(14)의 종단 FET QN0이 QN6의 게이트에 대한 논리 신호에 의해 이 회로의 출입을 스위칭한다. QN6이 턴 오프(도 2에서의 논리 회로(18)에 의해 제어될 수 있음)되면, QN0이 턴 오프되어, 선로에 부하를 가하지 않고 종단기(14)를 디스에이블한다. QN6이 턴 온되면, 종단기(14)가 인에이블되고, QN0이 바이어스 전압 Vb에 의해 설정된 가변 임피던스 싱크를 QN5의 게이트에 제공하여 트랜시버/선로 노드에 인가된 전류를 싱크한다(도 10에서 "Iout" 참조). QN0에 의해 수신된 전류가 FET QM1에 대해 미러화되고, 여기서 기술된 다른 경우와 마찬가지로, FET QM1, FET QP101, FET QP102, FET QN102, FET QP103, FET QN103으로 형성된 검출기 회로에 의해 논리 데이터로 변환되어, 21i의 전류 레벨이 수신될 때 COMP1 출력과 COMP2 출력은 모두 하이이고, 0.5×21i의 전류 레벨이 수신될 때는 한 출력이 하이이며, 전류가 수신되지 않은 때에는 어떠한 출력도 하이가 아니다. 이 데이터는, 수신된 신호의 어느 부분이 외부로부터 전송된 것이지를 판단하기 위해, 디바이스가 수신된 신호 부분을 전송하였는지 여부를 표시하는 수신 디바이스로부터의 데이터와 조합될 수 있다. 이것을 다음과 같이 표로 나타낼 수 있다.
Figure pct00002
상기 분석표에서 설명된 바와 같이, 본 발명에 따르면 인에이블된 전송 선로 종단기들(14)을 갖는 두 개의 트랜시버들(20)이 한 개의 선로(24)를 통해 두 개의 트랜시버들(20)간에 데이터를 동시에 전송 및 수신할 수 있다. 또한, 본 발명에 따르면, 제 1 트랜시버(20)의 종단 임피던스 및 논리 신호용의 전류 레벨 Iout이 선로(24) 임피던스와 한 개의 기준 선로(22)만을 사용하는 제 2 트랜시버(20)의 전송 임피던스 및 논리 전류 레벨을 정합시키도록 제어될 수 있다. 그리고, 인에이블된 전송 선로 종단기(14)가 포함되어 있는지 여부에 상관없이, 본 발명의 전류 소스(12)의 동작 모드는 레일 대 레일 전류 구동 모드 혹은 가변 전류 레벨을 갖는 모드로서 선택될 수 있다. 가변 모드에서는, 다수의 트랜시버(20)들의 신호 레벨이 디바이스(20)들 사이에 한 개의 기준 선로(22)만을 사용하여 정합될 수 있다.

Claims (19)

  1. 디지털 데이터 입력 및 제어 신호에 응답하여 전송 선로를 통해 디지털 신호를 발생 및 수신하는 회로에 있어서,
    ① 제 1 및 제 2 기준 신호를 제공하는 기준 회로와,
    ② 상기 전송 선로에 접속되어, 가변 레벨 디지털 신호를 발생시키는 신호 소스와,
    ③ 상기 신호 소스에 접속되며, 상기 디지털 데이터 입력 및 상기 제 1 기준 신호에 응답하여, 상기 가변 레벨 디지털 신호의 레벨을 선택하고, 상기 신호 소스를 제 1 및 제 2 출력 상태 사이에서 스위칭함으로써, 상기 신호 소스가 상기 선택된 출력 신호 레벨에서 상기 디지털 데이터 입력을 따르는 디지털 신호를 상기 전송 선로에 발생시키도록 하는 출력 기준 레벨 조정 및 스위칭 회로와,
    ④ 상기 전송 선로에 접속되며, 상기 제 2 기준 신호에 응답하여, 상기 전송 선로로부터 가변 레벨 디지털 신호를 수신하는 가변 입력 임피던스 회로와,
    ⑤ 상기 가변 입력 임피던스 회로로부터 상기 가변 레벨 디지털 신호를 수신하도록 접속되며, 상기 제 1 기준 신호에 응답하여, 상기 제 1 기준 신호에 의해 결정된 바대로 상기 가변 레벨 디지털 신호의 논리 상태를 검출하고, 상기 검출된 논리 상태를 사전결정된 출력 레벨의 대응하는 논리 신호로 변환하는 검출 회로를 포함하는
    디지털 신호 발생 및 수신 회로.
  2. 제 1 항에 있어서,
    상기 출력 기준 레벨 조정 및 스위칭 회로는 상기 신호 소스 디지털 출력 신호를 상기 제 1 기준 신호에 의해 설정된 레벨을 초과하지 않는 레벨로 유지시키면서, 상기 신호 소스의 스위칭을 스피드 업(speeds up)하는 디지털 신호 발생 및 수신 회로.
  3. 제 1 항에 있어서,
    상기 출력 기준 레벨 조정 및 스위칭 회로는 상기 신호 소스를 스위칭하는 스위칭 신호를 제공하고, 초기 스위칭 기간 동안 상기 스위칭 신호를 상기 제 1 기준 신호에 의해 설정된 레벨보다 높은 레벨로 승압(boost)하며, 상기 신호 소스의 스위칭 속도는 상기 신호 소스에 인가된 상기 스위칭 신호의 레벨에 의존하므로, 상기 승압된 스위칭 신호가 상기 신호 소스의 스위칭 속도를 증가시키는 디지털 신호 발생 및 수신 회로.
  4. 제 3 항에 있어서,
    상기 초기 스위칭 단계 이후, 상기 스위칭 신호의 레벨이 상기 제 1 기준 신호에 맞추어져, 상기 신호 소스 디지털 출력 신호가 상기 제 1 기준 신호에 의해 설정된 레벨을 초과하지 않는 디지털 신호 발생 및 수신 회로.
  5. 제 2 항에 있어서,
    상기 기준 레벨 조정 및 스위칭 회로에 접속되며, 상기 디지털 제어 신호에 응답하여, 상기 제 1 기준 조정 신호에 의해 설정된 상기 선택된 출력 신호 레벨을 무효화함으로써, 상기 출력 신호가 소정의 사전결정된 최대 레벨로 대신 설정되도록 하는 출력 레벨 무효화 회로(output level override circuit)를 더 포함하는 디지털 신호 발생 및 수신 회로.
  6. 제 2 항에 있어서,
    상기 기준 회로는 또한 제 3 기준 신호를 제공하며,
    상기 회로는,
    상기 전송 선로에 접속되어, 상기 전송 선로로부터 상기 가변 레벨 디지털 신호를 수신하는 고정 입력 임피던스 회로와,
    상기 전송 선로로부터 상기 가변 레벨 디지털 신호를 수신하도록 접속되며, 상기 제 1 및 제 3 기준 신호에 응답하여, 상기 제 1 및 제 3 기준 신호에 의해 결정된 바대로 상기 가변 레벨 디지털 신호의 논리 상태를 검출하고, 상기 검출된 논리 상태를 사전결정된 출력 레벨의 대응하는 논리 신호로 변환하는 제 2 검출 회로를 더 포함하는
    디지털 신호 발생 및 수신 회로.
  7. 제 6 항에 있어서,
    상기 가변 입력 임피던스 회로는 상기 제어 신호들 중 하나에 응답하여 상기 가변 입력 임피던스 회로를 하이 입력 임피던스를 갖는 디스에이블 모드(disabled mode)로 스위칭하는 디스에이블링 스위치(disabling switch)를 더 포함하는 디지털 신호 발생 및 수신 회로.
  8. 디지털 데이터 입력 및 제어 신호에 응답하여 전송 선로를 통해 디지털 신호를 발생하는 회로에 있어서,
    ① 기준 신호를 제공하는 기준 회로와,
    ② 상기 전송 선로에 접속되어, 가변 레벨 디지털 신호를 발생시키는 신호 소스와,
    ③ 상기 신호 소스에 접속되며, 상기 디지털 데이터 입력 및 상기 기준 신호에 응답하여, 상기 가변 레벨 디지털 신호의 레벨을 선택하고, 상기 신호 소스를 제 1 및 제 2 출력 상태 사이에서 스위칭함으로써, 상기 신호 소스가 상기 선택된 출력 신호 레벨에서 상기 디지털 데이터 입력을 따르는 디지털 신호를 상기 전송 선로에 발생시키도록 하고, 상기 신호 소스 디지털 출력 신호를 상기 기준 신호에 의해 설정된 레벨을 초과하지 않는 레벨로 유지시키면서, 상기 신호 소스의 스위칭을 스피드 업하는 출력 기준 레벨 조정 및 스위칭 회로를 포함하는
    디지털 신호 발생 회로.
  9. 전송 선로를 통해 디지털 신호를 수신하는 회로에 있어서,
    ① 제 1 및 제 2 기준 신호를 제공하는 기준 회로와,
    ② 상기 전송 선로에 접속되며, 상기 제 2 기준 신호에 응답하여, 상기 전송 선로로부터 가변 레벨 디지털 신호를 수신하는 가변 입력 임피던스 회로와,
    ③ 상기 가변 입력 임피던스 회로로부터 상기 가변 레벨 디지털 신호를 수신하도록 접속되며, 상기 제 1 기준 신호에 응답하여, 상기 제 1 기준 신호에 의해 결정된 바대로 상기 가변 레벨 디지털 신호의 논리 상태를 검출하고, 상기 검출된 논리 상태를 사전결정된 출력 레벨의 대응하는 논리 신호로 변환하는 검출 회로를 포함하는
    디지털 신호 수신 회로.
  10. 디지털 데이터 입력 및 제어 신호에 응답하여 전송 선로를 통해 디지털 신호를 발생 및 수신하는 방법에 있어서,
    ① 제 1 및 제 2 기준 신호를 제공하는 단계와,
    ② 상기 전송 선로에 접속된 신호 소스에 의해 가변 레벨 디지털 신호를 발생시키는 단계와,
    ③ 상기 제 1 기준 신호에 응답하여, 상기 신호 소스 출력 레벨을 조정하는 출력 기준 레벨 조정 및 스위칭 회로에 의해 상기 신호 소스에 대한 상기 가변 레벨 디지털 신호의 레벨을 선택하는 단계와,
    ④ 상기 디지털 데이터 입력에 응답하여, 상기 출력 기준 레벨 조정 및 스위칭 회로에 의해 상기 신호 소스를 제 1 및 제 2 출력 상태 사이에서 스위칭함으로써, 상기 신호 소스가 상기 선택된 출력 신호 레벨에서 상기 디지털 데이터 입력을 따르는 디지털 신호를 상기 전송 선로에 제공하도록 하는 단계와,
    ⑤ 가변 입력 임피던스 회로에 의해 상기 전송 선로로부터 가변 레벨 디지털 신호를 수신하는 단계와,
    ⑥ 상기 제 2 기준 신호에 응답하여, 상기 수신된 디지털 신호에 대한 입력 임피던스를 상기 가변 입력 임피던스 회로에 맞도록 조정하는 단계와,
    ⑦ 상기 가변 입력 임피던스 회로로부터 상기 가변 레벨 디지털 신호를 수신하고, 상기 제 1 기준 신호에 응답하는 검출 회로에 의해, 상기 제 1 기준 신호에 의해 결정된 바대로 상기 가변 레벨 디지털 신호의 논리 상태를 검출하고, 상기 검출된 논리 상태를 사전결정된 출력 레벨의 대응하는 논리 신호로 변환하는 단계를 포함하는
    디지털 신호 발생 및 수신 방법.
  11. 제 10 항에 있어서,
    초기 스위칭 기간 동안에만, 상기 출력 기준 레벨 조정 및 스위칭 회로에서의 스위칭 신호를 상기 제 1 기준 신호에 의해 설정된 레벨보다 높은 레벨로 승압함으로써, 상기 신호 소스 디지털 출력 신호를 상기 제 1 기준 신호에 의해 설정된 레벨을 초과하지 않는 레벨로 유지시키면서, 증가된 스위칭 속도로, 상기 스위칭 신호가 상기 신호 소스를 상기 제 1 및 제 2 출력 상태 사이에서 스위칭하도록 하는 단계를 더 포함하는 디지털 신호 발생 및 수신 방법.
  12. 제 11 항에 있어서,
    상기 기준 레벨 조정 및 스위칭 회로에 접속된 출력 레벨 무효화 회로에 의해, 상기 디지털 제어 신호에 응답하여, 상기 제 1 기준 조정 신호에 의해 설정된 상기 선택된 출력 신호 레벨을 무효화함으로써, 상기 출력 신호가 상기 제 1 기준 신호에 의해 설정된 레벨 대신에 소정의 사전결정된 무효화 레벨로 설정되도록 하는 단계를 더 포함하는 디지털 신호 발생 및 수신 방법.
  13. 제 12 항에 있어서,
    ① 제 3 기준 신호를 제공하는 단계와,
    ② 고정 입력 임피던스 회로에 의해 상기 전송 선로로부터 상기 가변 레벨 디지털 신호를 수신하는 단계와,
    ③ 상기 제 1 및 제 3 기준 신호에 응답하여, 상기 전송 선로로부터 상기 가변 레벨 디지털 신호를 수신하도록 접속된 제 2 검출 회로에 의해, 상기 제 1 및 제 3 기준 신호에 의해 결정된 바대로 상기 가변 레벨 디지털 신호의 논리 상태를 검출하고, 상기 검출된 논리 상태를 사전결정된 출력 레벨의 대응하는 논리 신호로 변환하는 단계를 더 포함하는
    디지털 신호 발생 및 수신 방법.
  14. 제 13 항에 있어서,
    상기 제어 신호에 응답하여, 상기 가변 입력 임피던스 회로 스위칭에 의해 상기 입력 임피던스를 디스에이블 모드로 증가시키는 단계를 더 포함하는 디지털 신호 발생 및 수신 방법.
  15. 제 9 항에 있어서,
    상기 기준 회로는 또한 제 3 기준 신호를 제공하며,
    상기 회로는,
    상기 전송 선로에 접속되어, 상기 전송 선로로부터 상기 가변 레벨 디지털 신호를 수신하는 고정 입력 임피던스 회로와,
    상기 전송 선로로부터 상기 가변 레벨 디지털 신호를 수신하도록 접속되며, 상기 제 1 및 제 3 기준 신호에 응답하여, 상기 제 1 및 제 3 기준 신호에 의해 결정된 바대로 상기 가변 레벨 디지털 신호의 논리 상태를 검출하고, 상기 검출된 논리 상태를 사전결정된 출력 레벨의 대응하는 논리 신호로 변환하는 제 2 검출 회로를 더 포함하는
    디지털 신호 수신 회로.
  16. 제 15 항에 있어서,
    상기 가변 입력 임피던스 회로는 상기 제어 신호들 중 하나에 응답하여 상기 가변 입력 임피던스 회로를 하이 입력 임피던스를 갖는 디스에이블 모드로 스위칭하는 디스에이블링 스위치를 더 포함하는 디지털 신호 수신 회로.
  17. 디지털 데이터 입력 및 제어 신호에 응답하여 전송 선로를 통해 디지털 신호를 발생하는 회로에 있어서,
    ① 기준 신호를 제공하는 기준 회로와,
    ② 상기 전송 선로에 접속되어, 가변 레벨 디지털 신호를 발생시키는 신호 소스와,
    ③ 상기 신호 소스에 접속되며, 상기 디지털 데이터 입력 및 상기 기준 신호에 응답하여, 상기 가변 레벨 디지털 신호의 레벨을 선택하고, 상기 신호 소스를 제 1 및 제 2 출력 상태 사이에서 스위칭함으로써, 상기 신호 소스가 상기 선택된 출력 신호 레벨에서 상기 디지털 데이터 입력을 따르는 디지털 신호를 상기 전송 선로에 발생시키도록 하는 출력 기준 레벨 조정 및 스위칭 회로와,
    ④ 상기 기준 레벨 조정 및 스위칭 회로에 접속되며, 상기 디지털 제어 신호에 응답하여, 상기 기준 조정 신호에 의해 설정된 상기 선택된 출력 신호 레벨을 무효화함으로써, 상기 출력 신호가 소정의 사전결정된 최대 레벨로 대신 설정되도록 하는 출력 레벨 무효화 회로를 포함하는
    디지털 신호 발생 회로.
  18. 디지털 데이터 입력 및 제어 신호에 응답하여 전송 선로를 통해 디지털 신호를 발생하는 회로에 있어서,
    ① 기준 신호를 제공하는 기준 회로와,
    ② 상기 전송 선로에 접속되어, 가변 레벨 디지털 신호를 발생시키는 신호 소스와,
    ③ 상기 신호 소스에 접속되며, 상기 디지털 데이터 입력 및 상기 기준 신호에 응답하여, 상기 가변 레벨 디지털 신호의 레벨을 선택하고, 상기 신호 소스를 제 1 및 제 2 출력 상태 사이에서 스위칭함으로써, 상기 신호 소스가 상기 선택된 출력 신호 레벨에서 상기 디지털 데이터 입력을 따르는 디지털 신호를 상기 전송 선로에 발생시키도록 하는 출력 기준 레벨 조정 및 스위칭 회로를 포함하되,
    상기 출력 기준 레벨 조정 및 스위칭 회로는 상기 신호 소스를 스위칭하는 스위칭 신호를 제공하고, 초기 스위칭 기간 동안 상기 스위칭 신호를 상기 제 1 기준 신호에 의해 설정된 레벨보다 높은 레벨로 승압하며, 상기 신호 소스의 스위칭 속도는 상기 신호 소스에 인가된 상기 스위칭 신호의 레벨에 의존하므로, 상기 승압된 스위칭 신호가 상기 신호 소스의 스위칭 속도를 증가시키는
    디지털 신호 발생 회로.
  19. 제 18 항에 있어서,
    상기 초기 스위칭 단계 이후, 상기 스위칭 신호의 레벨이 상기 기준 신호에 맞추어져, 상기 신호 소스 디지털 출력 신호가 상기 기준 신호에 의해 설정된 레벨을 초과하지 않는 디지털 신호 발생 회로.
KR1019970706840A 1995-05-08 1996-02-23 양방향 전송 선로 구동기/수신기 KR100270186B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/438,134 1995-05-08
US08/438,134 1995-05-08
US08/438,134 US5568064A (en) 1995-01-23 1995-05-08 Bidirectional transmission line driver/receiver

Publications (2)

Publication Number Publication Date
KR19980703436A KR19980703436A (ko) 1998-11-05
KR100270186B1 true KR100270186B1 (ko) 2000-10-16

Family

ID=23739376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970706840A KR100270186B1 (ko) 1995-05-08 1996-02-23 양방향 전송 선로 구동기/수신기

Country Status (10)

Country Link
US (1) US5568064A (ko)
EP (1) EP0827643B1 (ko)
JP (1) JP3544428B2 (ko)
KR (1) KR100270186B1 (ko)
CA (1) CA2216367A1 (ko)
DE (1) DE69601425T2 (ko)
PL (1) PL180133B1 (ko)
RU (1) RU2142194C1 (ko)
TW (1) TW287339B (ko)
WO (1) WO1996036114A1 (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923276A (en) * 1996-12-19 1999-07-13 International Business Machines Corporation Current source based multilevel bus driver and converter
US5949982A (en) * 1997-06-09 1999-09-07 International Business Machines Corporation Data processing system and method for implementing a switch protocol in a communication system
US6069850A (en) * 1998-03-18 2000-05-30 International Business Machines Corporation Method and apparatus for driving a battery-backed up clock while a system is powered-down
US6721379B1 (en) 1998-09-25 2004-04-13 International Business Machines Corporation DAC/Driver waveform generator with phase lock rise time control
US6249164B1 (en) 1998-09-25 2001-06-19 International Business Machines Corporation Delay circuit arrangement for use in a DAC/driver waveform generator with phase lock rise time control
US6522701B1 (en) 1998-10-07 2003-02-18 Conexant Systems, Inc. Method and apparatus for extracting received digital data from a full-duplex point-to-point signaling channel using sampled-data techniques
DE69924450T2 (de) * 1998-11-06 2005-09-15 Matsushita Electric Industrial Co., Ltd., Kadoma Empfänger und Signalübertragungssystem
US6760380B1 (en) * 1998-12-07 2004-07-06 Lynk Labs, Inc. Data transmission apparatus and method
US6249147B1 (en) 1999-03-09 2001-06-19 Fujitsu, Ltd. Method and apparatus for high speed on-chip signal propagation
EP1047149A3 (en) * 1999-04-21 2003-02-12 Matsushita Electric Industrial Co., Ltd. Signal transmitting/receiving apparatus
US6404223B1 (en) 2001-01-22 2002-06-11 Mayo Foundation For Medical Education And Research Self-terminating current mirror transceiver logic
SE516879C2 (sv) * 1999-11-23 2002-03-19 Ericsson Telefon Ab L M Signalnivåjusteringsanordning
US6628721B1 (en) * 1999-11-24 2003-09-30 Agere Systems Inc. Simplified differential signaling
US7312739B1 (en) 2000-05-23 2007-12-25 Marvell International Ltd. Communication driver
US7194037B1 (en) 2000-05-23 2007-03-20 Marvell International Ltd. Active replica transformer hybrid
US6775529B1 (en) 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
USRE41831E1 (en) 2000-05-23 2010-10-19 Marvell International Ltd. Class B driver
US7433665B1 (en) 2000-07-31 2008-10-07 Marvell International Ltd. Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same
US6377103B1 (en) 2000-06-28 2002-04-23 Intel Corporation Symmetric, voltage-controlled CMOS delay cell with closed-loop replica bias
US6348811B1 (en) 2000-06-28 2002-02-19 Intel Corporation Apparatus and methods for testing simultaneous bi-directional I/O circuits
US6348826B1 (en) 2000-06-28 2002-02-19 Intel Corporation Digital variable-delay circuit having voltage-mixing interpolator and methods of testing input/output buffers using same
EP1303956A2 (en) * 2000-07-27 2003-04-23 Lynk Labs, Inc. Current mode transmission
US7606547B1 (en) 2000-07-31 2009-10-20 Marvell International Ltd. Active resistance summer for a transformer hybrid
US6771675B1 (en) 2000-08-17 2004-08-03 International Business Machines Corporation Method for facilitating simultaneous multi-directional transmission of multiple signals between multiple circuits using a single transmission line
US7095788B1 (en) 2000-08-17 2006-08-22 International Business Machines Corporation Circuit for facilitating simultaneous multi-directional transmission of multiple signals between multiple circuits using a single transmission line
EP1396126A2 (en) * 2001-05-21 2004-03-10 Acuid Corporation Limited Method and apparatus for impedance matching in a transmission line
US7180352B2 (en) * 2001-06-28 2007-02-20 Intel Corporation Clock recovery using clock phase interpolator
US20040124996A1 (en) * 2001-07-27 2004-07-01 James Andersen Data transmission apparatus and method
US6937111B2 (en) 2001-11-21 2005-08-30 Hynix Semiconductor Inc. Device and system having self-terminated driver and active terminator for high speed interface
KR100495660B1 (ko) * 2002-07-05 2005-06-16 삼성전자주식회사 온-다이 종결 회로를 구비한 반도체 집적 회로 장치
US6690196B1 (en) 2002-08-08 2004-02-10 International Business Machines Corporation Simultaneous bi-directional I/O system
KR100933211B1 (ko) * 2002-11-06 2009-12-22 삼성전자주식회사 기준전압 보정장치 및 보정방법
KR100585221B1 (ko) * 2004-12-15 2006-06-01 삼성전자주식회사 멀티 레벨 전류 모드 신호 전송을 위한 수신장치 및송수신 장치
US7312662B1 (en) 2005-08-09 2007-12-25 Marvell International Ltd. Cascode gain boosting system and method for a transmitter
US7577892B1 (en) 2005-08-25 2009-08-18 Marvell International Ltd High speed iterative decoder
JP4537487B2 (ja) 2008-05-08 2010-09-01 株式会社日本自動車部品総合研究所 信号伝送回路
US9252833B2 (en) * 2012-05-07 2016-02-02 Broadcom Corporation Power efficient driver architecture
CN110047266B (zh) * 2018-01-17 2021-01-22 京东方科技集团股份有限公司 信息表示方法、多进制计算电路及电子系统

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NZ198054A (en) * 1981-08-17 1986-05-09 New Zealand Dev Finance Polernary logic:multilevel circuits
IT1162836B (it) * 1983-03-04 1987-04-01 Cselt Centro Studi Lab Telecom Ricestrasmettitore numerico per trasmissione bidirezionale simultanea di segnali logici su una linea unica
US4638473A (en) * 1984-12-28 1987-01-20 Gte Laboratories Incorporated Two wire bidirectional digital transmission system
US4698800A (en) * 1985-10-28 1987-10-06 International Business Machines Corporation Bi-directional transceiver circuit
US4756006A (en) * 1986-02-26 1988-07-05 International Business Machines Corporation Bus transceiver
US4703198A (en) * 1986-07-07 1987-10-27 Ford Motor Company Bi-directional data transfer circuit that is directionally responsive to the impedance condition of an associated input/output port of a microcomputer
US4713827A (en) * 1986-11-10 1987-12-15 Ncr Corporation Terminator for a cmos transceiver device
US4859877A (en) * 1988-01-04 1989-08-22 Gte Laboratories Incorporated Bidirectional digital signal transmission system
IT1232421B (it) * 1989-07-26 1992-02-17 Cselt Centro Studi Lab Telecom Sistema automatico per l adattamento dell impedenza d uscita di cir cuiti di pilotaggio veloci in tecnologia cmos
JP2902016B2 (ja) * 1989-11-21 1999-06-07 株式会社日立製作所 信号伝送方法および回路
US5030855A (en) * 1990-05-08 1991-07-09 Integrated Device Technology, Inc. Current logic transceiver
US5134311A (en) * 1990-06-07 1992-07-28 International Business Machines Corporation Self-adjusting impedance matching driver
US5260612A (en) * 1990-12-14 1993-11-09 Dallas Semiconductor Corp. Bi-level dual mode transceiver
FR2674083B1 (fr) * 1991-03-14 1994-01-07 Bull Sa Emetteur-recepteur pour liaison bidirectionnelle, circuit integre l'incorporant et application a la communication entre unites d'un systeme informatique.
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
US5216667A (en) * 1991-05-24 1993-06-01 International Business Machines Corporation Simultaneous bidirectional transceiver
US5382841A (en) * 1991-12-23 1995-01-17 Motorola, Inc. Switchable active bus termination circuit
DE69405442T2 (de) * 1993-03-18 1998-04-02 Ncr Int Inc Übertragungsempfängerschaltkreis für eine integrierte Schaltung
US5466975A (en) * 1993-08-13 1995-11-14 The Whitaker Corporation Switched termination for bus tap-off line

Also Published As

Publication number Publication date
DE69601425T2 (de) 1999-08-19
EP0827643A1 (en) 1998-03-11
DE69601425D1 (de) 1999-03-04
KR19980703436A (ko) 1998-11-05
RU2142194C1 (ru) 1999-11-27
PL180133B1 (pl) 2000-12-29
WO1996036114A1 (en) 1996-11-14
PL323192A1 (en) 1998-03-16
TW287339B (en) 1996-10-01
US5568064A (en) 1996-10-22
JPH08331002A (ja) 1996-12-13
EP0827643B1 (en) 1999-01-20
JP3544428B2 (ja) 2004-07-21
CA2216367A1 (en) 1996-11-14

Similar Documents

Publication Publication Date Title
KR100270186B1 (ko) 양방향 전송 선로 구동기/수신기
KR100196891B1 (ko) 논리신호 송수신 장치 및 방법
US6806728B2 (en) Circuit and method for interfacing to a bus channel
JP2974269B2 (ja) 出力電圧調整装置
KR100292573B1 (ko) 고속차동라인구동기
KR100232317B1 (ko) 시스템내의 장치들을 정합시키는 장치단
KR100618716B1 (ko) 라인 드라이버 장치 및 라인 드라이버에 독립적으로 제어가능한 출력 종단 저항, 출력 진폭 및 출력 공통 모드 전압을 제공하는 방법
KR100630133B1 (ko) 전류 드라이버회로
US20060170455A1 (en) Method and circuit for maintaininig I/O pad characteristics across different I/O supply voltages
US7242339B1 (en) Programmable reference voltage generator
US7667531B2 (en) Signal transmission circuit
KR970701948A (ko) 신호 수신 및 신호 처리 유니트(signal peceiving and signal processing unit)
US6927609B2 (en) Current-mode receiving device for display system
CA2312516C (en) Infrared transceiver with isolated analog output
US7902860B2 (en) Semiconductor circuit, and computing device and communications device using the same
US20070140473A1 (en) Bidirectional transmission device and bidirectional transmission method
KR100206879B1 (ko) 임피던스 매칭회로
US20030229747A1 (en) PCI-X 2.0 receiver with initial offset for biased idle transmission line

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040510

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee