JP4537487B2 - 信号伝送回路 - Google Patents
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Description
請求項11の発明によれば、回路を構成する要素を集積化して1チップの半導体基板に形成したので、デジタル出力信号の出力部と信号線との間に1チップの半導体基板に形成されたICを介在させるだけの簡単な構成とすることができる。
請求項13の発明によれば、回路を構成する要素として、バイポーラトランジスタ、パワーMOSトランジスタ、CMOS回路、抵抗、キャパシタ、メモリ素子などが混在した複合ICとして構成しているので、回路の特性に適した回路素子を用いた構成とすることができ、SOI基板を用いているので素子間の絶縁分離も確実に行える。
以下、本発明の第1の実施形態について図1および図2を参照しながら説明する。
図1は本実施形態の信号伝送回路1を示すもので、端子Aは図示しない信号出力回路から送信すべきデータとして出力されるデジタル出力信号が与えられるもので、出力バッファ回路2の入力端子に接続されている。出力バッファ回路2の出力端子は出力インピーダンス部3を介して信号線4に接続されている。
図2(a)は端子Aに与えられる出力データの時間的推移を示すもので、図示のように、ハイレベル「H」から時刻t0でロウレベル「L」に変化し、時刻t1を経て時刻t2で再びハイレベル「H」に変化する信号を示している。出力バッファ回路2は、出力データがハイレベルのときには例えば電圧2Vの信号を出力し、ロウレベルのときには電圧0Vとなる。
なお、上記実施形態において、インピーダンス制御部5およびインピーダンス可変部6による、インピーダンスの整合を図る期間Tは、これに限らず適宜の時間に設定することができる。
図3〜図6は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、信号線が2本設けられた構成とした信号伝送回路21を設けたところである。以下、第1の実施形態と異なる部分について説明する。
図7は本発明の第3の実施形態を示すもので、第2の実施形態において示したインピーダンス可変部6を具体的に示した信号伝送回路31としたものである。この実施形態では、信号伝送回路31には、インピーダンス可変部61を設け、その構成をnpn型のバイポーラ型トランジスタ10とインピーダンスとしての抵抗11との直列回路としている。抵抗11の抵抗値は信号線4および9の間の差動インピーダンスに相当する値が設定されている。トランジスタ10はインピーダンス制御部5からオンオフの制御信号が与えられ、オン状態で信号線4と9との間を抵抗11で終端する。
図8および図9は本発明の第4の実施形態を示すもので、第3の実施形態と同様に、第2の実施形態において示したインピーダンス可変部6を具体的に示した信号伝送回路41としたものである。この実施形態では、信号伝送回路41には、インピーダンス可変部62を設け、その構成をnpn型のトランジスタ10に直列に接続するインピーダンス回路として、抵抗11およびコイル12を並列に接続したものとしている。
図10は本発明の第5の実施形態を示すもので、この実施形態では、第2の実施形態あるいは第3、第4の実施形態を適用する対象としてCANプロトコルを使用する伝送系統としたところである。この実施形態では、インピーダンス整合期間Tの設定を効果的に行えるようにしたものである。
まず、CANプロトコルでは、出力データがロウレベル「L」(レセッシブ)からハイレベル「H」(ドミナント)への立ち上がりエッジをノード間の同期処理に用いるため、正確に認識する必要がある。そのため、前のビットがロウレベル「L」の場合、次のビットでトランシーバのインピーダンスを調整すると、立ち上がりエッジを認識できない恐れがあるため、ハイレベル「H」からロウレベル「L」への立ち下がり時の期間のみでインピーダンスの整合を取る。このとき、他のノードがハイレベル「H」の信号を出力しても、ハイレベル「H」からハイレベル「H」なので立ち上がりエッジは生じず、同期処理に悪影響はない。
図11は本発明の第6の実施形態を示すもので、この実施形態では、第2の実施形態あるいは第3、第4の実施形態を適用する対象としてFlexRayプロトコルを使用する伝送系統としたところである。この実施形態では、インピーダンス整合期間Tの設定を効果的に行えるようにしたものである。
なお、アイドル期間はノード間の同期誤差等で異なる可能性があり、あるノードにとってのアイドル期間の前後は他のノードのデータ送信期間の可能性もある。そのため、インピーダンス整合期間Tはそれらの誤差を考慮した期間に設定している。
図12及び図13は本発明の第7の実施形態を示すもので、第2の実施形態においてシミュレーションの結果に基づいて設定したインピーダンス整合期間Tについて、その必要な時間をより具体的な条件に基づいて設定するようにしたところである。
図14〜図17は本発明の第8の実施形態を示すもので、第2の実施形態と異なるところは、バイポーラトランジスタ10に代えて、CMOS回路により構成したところである。すなわち、図14は図3に対応する構成を示すもので、入力端子Aに出力データが与えられると、インピーダンス制御部5は入力端子C0に信号が入力され、出力端子C1、C3から出力インピーダンス部3、8に動作制御信号を出力し、且つ出力端子C2からインピーダンス可変部6に動作制御信号を与えるように構成されている。
なお、インバータ回路75の出力P4(=P1)がハイレベル「H」に変化した後は、NAND回路73の他方の入力端子がハイレベル「H」となるが、出力データがロウレベル「L」の期間中はNAND回路73の出力P2は変化しない。そして、出力データがハイレベルに変化するとNAND回路73の出力P2はロウレベル「L」に変化してコンデンサ74aの電荷も放電され時定数回路74の出力P3はロウレベル「L」が保持される。
図20は本発明の第9の実施形態を示すもので、第8の実施形態において、CMOS回路により構成した出力インピーダンス部3、8やインピーダンス可変部6(図15参照)について、これらをSOI(silicon on insulator)基板を用いて集積化して構成したものである。
なお、上記構成では、出力インピーダンス部3、8やインピーダンス可変部6をSOI基板81を用いた集積回路で構成した場合で示したが、信号伝送回路全体をCMOS回路で構成してSOI基板81に作り込む構成としても良い。
図21は本発明の第10の実施形態を示すもので、第9の実施形態と異なるところは、回路構成をCMOS回路を含む複合ICとして形成したところである。複合ICは、前述したCMOS回路に加えて、バイポーラトランジスタ、パワーMOSトランジスタなどを複合的に含んで構成されるもので、このほかに抵抗やコンデンサなどを一体に含む構成とすることもできる。
図22は本発明の第11の実施形態を示すもので、第9の実施形態と異なることろは、回路構成をSOI基板ではなく通常のシリコン基板93を用いるICとして形成したところである。
P型のシリコン基板93には、素子形成領域としてのN型のウェル93aが形成され、そのウェル93a内にn−MOSトランジスタに対応してP型ウェル93bが形成されている。図示の構成では、2個のp−MOSトランジスタ94a、94bがN型のウェル93a内に形成され、2個のn−MOSトランジスタ95a、95bが各P型ウェル93b内に形成されている。p−MOSトランジスタ94a、94bは、それぞれソース領域96a、ドレイン領域96bが形成されると共に、ゲート電極96cが形成されている。n−MOSトランジスタ95a、95bは、それぞれソース領域97a、ドレイン領域97bが形成されると共にゲート電極97cが形成されている。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
インピーダンス可変部による信号線の終端のインピーダンスの設定は信号線の特性インピーダンスや、信号線間の差動インピーダンスに限らず、他のインピーダンス値に設定することができる。
インピーダンス可変部のインピーダンス切り替えのためのスイッチング素子は、npn型のバイポーラトランジスタに限らず、pnp型のトランジスタでも良いし、FETや他のスイッチング素子を用いても良い。
インピーダンス整合期間Tの設定は適宜変更することができる。
Claims (13)
- デジタル出力信号の出力データ値に応じた信号を信号線に出力する信号伝送回路において、
前記デジタル出力信号が与えられるとその出力データ値に応じた出力状態を保持する出力バッファと、
前記出力バッファと前記信号線との間に設けられ、前記信号線に接続される側のインピーダンスを、前記出力バッファの出力状態が示す出力データ値がハイレベルのときには所定のインピーダンスに変化させ、前記出力データ値がロウレベルのときにはハイインピーダンスに変化させる出力インピーダンス部と、
前記信号線を終端するインピーダンスを変更設定可能なインピーダンス可変部と、
前記デジタル出力信号の出力データ値がハイレベルからロウレベルへ変化したことを検出すると所定期間だけ前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御するインピーダンス制御部と
を備えたことを特徴とする信号伝送回路。 - デジタル出力信号を第1及び第2の信号線に出力する信号伝送回路において、
前記デジタル出力信号が与えられるとその出力データ値に応じた出力状態を保持する第1及び第2の出力バッファと、
前記第1の出力バッファ回路と前記第1の信号線との間、前記第2の出力バッファ回路と前記第2の信号線との間にそれぞれ設けられ、前記第1及び第2の信号線に接続される側のインピーダンスを、前記第1及び第2の出力バッファ回路の各出力状態が示す出力データ値がハイレベルのときに所定のインピーダンスに変化させ、前記出力データ値がロウレベルのときにハイインピーダンスに変化させる第1及び第2の出力インピーダンス部と、
前記第1及び第2の信号線の間を終端するインピーダンスを変更設定可能なインピーダンス可変部と、
前記デジタル出力信号の出力データ値がハイレベルからロウレベルへ変化したことを検出すると所定期間だけ前記インピーダンス可変部のインピーダンスを前記第1及び第2の信号線の間の差動インピーダンスに近い値となるように制御するインピーダンス制御部と
を備えたことを特徴とする信号伝送回路。 - 請求項1または2に記載の信号伝送回路において、
前記インピーダンス可変部は、スイッチング素子とこのスイッチング素子により接続可能な所定のインピーダンスを有するインピーダンス素子とを備えていることを特徴とする信号伝送回路。 - 請求項1または2に記載の信号伝送回路において、
前記インピーダンス可変部は、トランジスタとこのトランジスタに直列に接続され所定のインピーダンスを有するインピーダンス素子とを備えていることを特徴とする信号伝送回路。 - 請求項3または4に記載の信号伝送回路において、
前記インピーダンス可変部のインピーダンス素子は、抵抗素子であることを特徴とする信号伝送回路。 - 請求項3または4に記載の信号伝送回路において、
前記インピーダンス可変部のインピーダンス素子は、前記信号線を伝送する信号に発生する波形歪に対して支配的な周波数帯域を整合する特性を有するフィルタ回路であることを特徴とする信号伝送回路。 - 請求項1ないし6のいずれかに記載の信号伝送回路において、
前記出力信号がCAN(controller area network)プロトコルに基づいている場合に、
前記インピーダンス制御部は、前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御する所定期間として、前記出力信号のデータ値がハイレベルからロウレベルへ変化したことを検出した時点からサンプリングポイントよりも前でデータのサンプリング時に必要な電圧を確保可能な時間を確保した時点までを設定することを特徴とする信号伝送回路。 - 請求項1ないし6のいずれかに記載の信号伝送回路において、
前記出力信号がFlexRayプロトコルに基づいている場合に、
前記インピーダンス制御部は、前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御する所定期間として、前記出力信号のスタティックスロットにおいてはアイドル期間中で同期誤差分を差し引いた期間として設定することを特徴とする信号伝送回路。 - 請求項1ないし6のいずれかに記載の信号伝送回路において、
前記信号線は、経路中に複数のインピーダンス不整合点を有しており、
前記インピーダンス制御部は、前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御する所定期間として、前記出力信号のデータ値がハイレベルからロウレベルへ変化したことを検出した時点から前記複数のインピーダンス不整合点のうちの主要な点からの反射波が戻ってくる時点までの期間を設定することを特徴とする信号伝送回路。 - 請求項1ないし9のいずれかに記載の信号伝送回路において、
回路を構成する要素として、CMOS回路を含んだ構成とされていることを特徴とする信号伝送回路。 - 請求項1ないし10のいずれかに記載の信号伝送回路において、
前記回路を構成する要素は、集積化して1チップの半導体基板に形成されていることを特徴とする信号伝送回路。 - 請求項11に記載の信号伝送回路において、
前記半導体基板は、SOI(silicon on insulator)基板であることを特徴とする信号伝送回路。 - 請求項12に記載の信号伝送回路において、
回路を構成する要素として、バイポーラトランジスタ、パワーMOSトランジスタ、CMOS回路、抵抗、キャパシタ、メモリ素子などが混在した複合ICとして構成とされていることを特徴とする信号伝送回路。
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