KR100267423B1

KR100267423B1 - 고속 제어 시스템용 디지탈 직렬 루프 필터

Info

Publication number: KR100267423B1
Application number: KR1019920012498A
Authority: KR
Inventors: 히웡; 춘-킷친
Original assignee: 클라크 3세 존 엠.; 내셔널 세미콘덕터 코포레이션
Priority date: 1991-07-15
Filing date: 1992-07-14
Publication date: 2000-10-16
Also published as: US5351275A; EP0523887B1; KR930003532A; JPH06252746A; JP3174627B2; DE69232130T2; EP0523887A1; DE69232130D1

Abstract

본 발명은 펄스 밀도에 관한 직렬 처리기술을 사용하는 고주파 제어 시스템용 디지탈 프로그래머블 루프필터에 관한 것이다. 상리 루프필터는 비례 신호 경로와 적분 신호 경로를 갖는다. 4개의 시간 폭 순서기는 직렬의 비례 및 적분신호를 시간 다중화하여 1 - 극/1 - 제로 필터의 기능을 한다. 포착 속도 제어회로는 스케일러 (비례 경로) 및 적분기(적분 경로)의 계단 사이즈뿐만아니라 포착시간을 제어하여 루프 변수 프로그램을 가능하게 한다.

Description

고속 제어 시스템용 디지탈 직렬 루프필터

제 1도는 FDDI 설비용 위상 동기 루프회로의 기본 블록 다이어그램.

제 2도는 본 발명의 디자탈 루프필터를 단순화한 블록 다이어그램.

제 3도는 루프필터의 일반적인 모형도.

제 4도는 본 발명에서 이행되는 것과 같은 루프필터의 모형도.

제 5도는 본 발명의 디지탈 루프필터를 상세히 도시한 블록다이어그램.

제 6도는 8 - 비트 펄스 밀도 변조기의 회로 다이어그램.

제 7도는 디지탈 루프필터의 적분경로에서 사용되는 평활회로의 기능적인 다이어그램.

제 8도는 디지탈 루프필터용 포착속도 제어회로의 타이밍 다이어그램.

제 9도는 디지탈 루프필터의 브레드보드를 구현하는 예에 대한 개략적인 다이어그램.

[저작권 게시]

[발명의 배경]

본 발명은 125MHz 파이버 디스트리뷰티드 데이터 인터페이스(Fiber Distributed Data Interface ; FDDI) 위상 동기 루프(PLL) 설비와 같은 고주파 제어시스템에서 사용되는 디지탈 직렬 프로그래머블 루프필터 (digital serial programmable ollp filter)에 관한 것이다.

PLL과 같은 제어시스템에서는, 양호한 동적 트래킹(dynamic tracking) 성능에 기인하여 2 차 루프가 폭넓게 사용되고 있다. 일반적으로, 상기 트래킹 특성은 상기 루프의 대역폭 및 감쇠인자에 대단한 영향을 받는다. 루프성능을 최적화하기 위하여는, 구성 부품이나 제조 허용범위로 야기되는 2개의 파라메타의 변동을 최소화시키는 것이 중요하다. 결과적으로 상기 루프필터를 구성하기 위하여는 아날로그 방식보다는 디지탈 방식이 바람직한데, 그 이유는 구성 부품/제조 허용범위에 기인하는 성능변동이 없어지기 때문이다.

그러나, 고주파 루프필터를 디지탈 방식으로 구현하는 것은 회로의 복잡성, 사이즈 및 제조단가를 가중시키는 다중 비트 명렬처리를 사용하는 것이 전형적이었다.

상기 기술된 내용으로 볼 때, 개선된 루프필터가 고주파 제어 시스템 설비에 필요하다는 것을 알 수 있을 것이다.

[발명의 요약]

본 발명은 고주파 제어 시스템 설비용 직렬식 디지탈 프로그래머블 루프필터를 제공하는 것이다.

상기 필터는 직렬 처리구조에 펄스 밀도 변조 기술를 사용하므로해서, 최소의 회로 면적으로 고속 필터링 기능을 이루며 제조변동에 따른 안정된 성능을 갖는다. 임의의 특정 제어 시스템 포착 타이밍 사양에 따르기 위하여, 루프성능을 떨어뜨리지 않으면서 상기 포착 과정을 가속화시키는 것이 자동적으로 조절된다. 더욱이, 간단한 디지탈 수단으로 상기 루프를 구성하여 진단하는 테스트 능력이 갖추어져 있다.

따라서, 본 발명의 한 실시예에 의하면, 루프 오차 정보를 전달하는 직렬 디지탈 입력신호를 수신하는데 적합한 입력단자, 상기 입력신호의 펄스 밀도를 처리함으로써 상기 입력 신호를 필터링하도록 상기 입력단자에 연결된 직렬 디지탈 신호용 프로세서, 및 상기 직렬 입력 신호가 필터링된 값을 나타내는 직렬출력 신호를 전달하도록 상기 프로세서에 연결된 출력단자로 구성된 고주파 제어 시스템용 디지탈 직렬 프로그래머블 루프필터가 제공되어 있다.

또한, 본 발명의 한 실시예에 의하면, 고주파 위상 동기 루프에서 신호를 필터링하는 방법이 제공되어 있다. 그러한 방법은 직렬 디지탈 신호, 즉 위상 오차를 나타내는 직렬 디지탈 신호의 펄스 밀도를 입력하는 단계, 상기 직렬 디지탈 신호의 펄스 밀도를 기초로하여 상기 직렬 디지탈 신호를 필터링하도록 상기 직렬 디지탈 신호를 처리하는 단계, 및 필터링된 직렬 펄스 밀도신호를 출력하는 단계를 포함한다.

이하, 본 발명의 바람직한 실시예 및 도면을 참조하면 본 발명을 보다 잘 이해할 수 있을 것이다.

[본 발명의 바람직한 실시예에 대한 상세한 설명]

제 1도는 본 발명을 구현하는 실시 태양인 FDDI 설비용 PLL 회로에 대한 기본적인 블록다이어그램을 예시한 것이다. 상기 PLL은 하나 또는 그 이상의 반도체 디바이스로 제조될 수 있으며, 더욱이 상기 하나 또는 그 이상의 반도체 디바이스는 FDDI 또는 다른 구성부품을 포함할 수 있다. 예를들면, 광학 수신기(optical receiver)(10)는 125 MBit/s의 광 입력을 수신하고 상기 광학 수신기(10)의 출력에서 상기 광입력을 전기적 디지탈 신호로 변환시킨다. 위상 검출기 (phase detector)(12)는 상기 디지탈 입력 신호와 아울러 PLL 클록신호(P_CLK)를 수신하고 이들 두 신호 사이의 위상 오차를 결정한다. 위상 오차용 프로세서(phase error processor)(PEP ; 14)는 이러한 위상 오차 정보를 수신하고 루프필터(16)에 필요한 직렬 디지탈 포맷으로 상기 위상 오차 정보를 전달하는 2개의 논리신호(UP/DOWN, DATA_VALID)를 발생시킨다. 상기 DATA_VALID가 활성상태인 경우, UP/DOWN 의 2 가지 논리상태는 상기 위상 오차의 방향(부호)을 나타낸다. 상기 루프필터(loop filter)(16)는 상기 PEP(14)와 3상(相) 위상 - 주파수 변환기(3-phase phase to frequency converter) (PFC ; 18) 사이에 접속된다. 상기 루프필터(16)의 출력 (EN_PI, UD_PI)은 상기 PFC(18)의 입력이다. 이들 두신호의 펄스밀도는 상기 PFC(18)의 3 상 출력 주파수를 결정한다. 국부 수정 발진기 (local crystal oscillator)(17)와 결합된 3 상 링 발진기(3-phase ring oscillator) 및 클록 합성기 회로(clock synthesizer circuit)(15)는 3 상이며 250 MHz 인 국부 클록신호를 발생시킨다. 주파수 제어 발진기 (frequency controlled oscillator) (FCO ; 13)는 PFC(18)의 출력 및 3 상이며 250 MHz 인 국부클록 신호를 수신하여 PLL 위상 동기 클록 (PLL - CLK)을 발생시킨다. 이 분할 회로 (divide-by-2 circuit)(11)는 상기 PLL_CLK 신호(FCO(13)의 출력)를 수신하고 125 MHz의 PLL 클록(P_CLK)을 발생시켜서 상기 P_CLK 신호에 대한 50%의 듀티사이클(duty cycle)을 보장한다. 상기 위상 - 주파수 변환기는 미합중국 특허출원 제 07/681,095 호에 보다 상세히 기재되어 있는데, 이러한 미합중국 특허 출원 제 07/681,095 호는 본 명세서에 적절한 참고사항으로 기재한 것이다. 상기 위상 검출기는 미합중국 특허출원 제 07/730,228 호(대리인 도킷번호 제A53964 호)에 보다 상세히 기재되어 있는데, 이는 본 명세서에 적절한 참고사항으로 기재한 것이다. 상기 위상 오차용 프로세서는 미합중국 특허출원 제 07/731,138 호 (대리인 도킷번호 제A54764 호)에 보다 상세히 기재되어 있는데, 이는 본 명세서에 적절한 참고사항으로 기재한 것이다. 상기 주파수 제어 발진기는 미합중국 특허출원 제 07/703,404호(대리인 도킷번호 제 A53963 호)에 보다 상세히 기재되어 있는데, 이는 본 명세서에 참고사항으로 기재한 것이다.

또한, 광학 수신기(10)는 데이터 에너지가 전송 매체에 존재하는지를 나타내는 신호검출(SD) 신호를 발생시킨다. 루프필터(16)는 포착제어를 목적으로 상기 SD 신호를 사용한다. 상기 루프필터(16)의 두 입력신호(DATA_VALID, UP/DOWN)는 P-CLK/44 (125 MHz/44) 비율로 상태변화하므로해서, 상기 루프필터(16)의 클록과 비동기된다. 상기 루프필터(16)는 클록 합성기 회로(15)로부터 유도되는 예를들면 15.625 MHz에서 클로킹된다.

PEP(14)가 UP/DOWN을 최신화하는 기간동안, 상기 PEP(14)는 P_CLK의 3개의 사이클에 대해 DATA_VALID를 저(low) 레벨상태로 되게하여 PEP(14)와 루프필터(16) 사이의 비동기 접속에서 생기는 준안정 상태의 문제점을 방지한다. EN_PI 및 UD_PI 는 상기 루프필터(16)로부터 발생된 2개의 직렬 출력이다. 그러한 직렬 출력은 FCO(13)와 결합된 PFC(18)를 구동시키므로 이분할 회로(11)는 P_CLK에서 상기 PLL클록의 주파수 및 위상을 보정하는 전압 제어 발진기의 기능을 갖는다. I/O 컨트롤러(19)는 상기 루프필터(16) 및 상기 PFC(18)를 8 비트 마이크로프로세서 버스(9) 와 접속시킨다. 상기 버스(9)를 거쳐서, 사용자는 테스트를 목적으로 루프를 구성하고 중요한 루프정보를 추출할 수 있다.

제 2도는 디지탈 직렬 루프필터(16)를 단순화한 블록다이어그램을 도시한 것이다. 상기 필터는 직렬방식이며 펄스밀도로 변조된 입력 데이터 스트림(input data stream)을 사용한다. 상기 루프필터(16)는 비례 신호 경로(proportional signal path)(22), 적분 신호 경로(integral signal path)(20), 멀티플렉싱 회로(multiplexing circuit)(24) 및 루프 파라미터 제어회로(loop parameter control circuit)(26, 28)를 포함한다. 상기 필터는 1 - 극/1 - 제로(1 - pole/1 - zero) 필터의 기능을 갖는다. 포착 속도 제어회로(acquisition speed control circuit)(29)는 광학 수신기(10)로부터 발생된 신호 검출(SD) 신호에 응답하여 루프파라메타를 동적으로 조절한다. 스위치(S₁, S₂, S₃)는 루프의 상이한 구성(개방 루프 및 폐쇄루프등)을 이루는데 사용된다. 2 개의 8 - 비트 병렬 포트(21, 23) 접속 (I/O 컨트롤러(19) 및 버스(9)를 거친)은 루프를 구성하고 상기 루프 필터 (16)의 적분 내용을 액세스하기 위해 마이크로 프로세서나 개별적인 하드웨어등과 같은 디지탈 시스템을 거쳐 사용된다.

일반적인 루프필터는,

F(S) = P +I/S

와 같은 전달 함수로 모형화된다. 상기 함수에서, P는 비례 경로(22)의 전달함수이고, I/S는 적분 경로(20)의 전달함수이다.

제 3도는 일반적인 루프필터의 모형을 예시한 것이다. PLL(폐쇄루프용)의 감쇠인자는 (P**2)/I의 비율에 비례한다. 서로 다르게 세팅된 루프이득(loop gain)하에서 감쇠인자를 일정하게 유지하기 위하여는, P 와 I가 자승(自乘)관계에 따라 조절되어야 한다. 그러한 배치의 조건을 충족시키는데에는 비용이 많이든다.

제 4도에 도시된 바와같이 적분 경로(20) 전에 비례 경로(22)의 기준화 인자(scaling factor)를 위치시킴으로써, 감쇠인자는 P/I'의 비율에 비례된다. 만약 비례경로(22) 및 적분 경로(20)의 기준화 인자가 선형적으로 조절되는 경우에는 상기 감쇠인자가 일정하게 유지된다. 이러한 스킴(scheme)은 보다 큰 비용 효과적인 면이 있다.

제 5도는 디지탈 루프필터(16)를 보다 상세히 나타낸 블록 다이어그램을 도시한 것이다. 디지탈 스케일러(31)는 상기 루프필터(16)의 비례 경로에 대한 주요블록을 형성한다. 상기 스케일러(31)는 이 스케일러(31)의 P_UPDOWN 입력에서 UP/DOWN 신호를 직접 수신하고, 상기 스케일러(31)의 P_DVALID 입력에서 멀티플렉서(MUXC ; 32)를 거쳐 DATA_VALID 신호를 수신한다. 상기 MUX(32)는 포착 속도 컨트롤러(ASC ; 34)에 의해 제어되고, 상기 포착속도컨트롤러는 또한 출력(SPDO, SPDI)을 갖는 2 - 비트 속도 계수기(35)를 제어한다. 상기 ASC(34) 입력은 버스(LC_BUS ; 30)를 거쳐 I/O 컨트롤러(19)에 접속된다. 일단 상기 ASC(34)에 의해 이네이블되면, 상기 2 - 비트 속도 계수기(35)는 4개의 서로 다른 속도세팅(SPD8X, SPD4X, SPD2X, SPD1X)을 통해 단계화하여 디지탈 스케일러(31)의 기준화 인자를 조절한다. 상기 MUX(32)는 동작모드에 따라 P_DVALID를 논리 "1", 논리 '0" 또는 DATA_VALID에 접속시킨다.

디지탈 적분기(37)는 루프필터(16)의 적분경로의 주요블록중 하나이다. 상기 디지탈 적분기(37)는 테스트 모드 선택 회로(36)를 거쳐 디지탈 스케일러(31)의 2개의 출력을 수신한다. 상기 테스트 모드 선택 회로(36)는 폐쇄루프, 개방루프, 이네이블/디스에이블 비례 경로 및 이네이블/디스에이블 적분 경로와 같은 서로 다른 루프구성의 테스트를 용이하게 한다. 상기 테스트 모드 선택회로(36) 는 LC_BUS(30) 거쳐 I/O 컨트롤러와 통신한다. 또한 디지탈 적분기(37)는 2 - 비트 속도 정보(SPDO, SPD1)(상기 속도 계수기(35)로부터 발생된)를 수신하여 상기 적분기(37)의 계수속도를 조절한다.

8 - 비트 펄스 밀도 변조기(PDM ; 38)는 디지탈 적분기(37)의 병렬출력을 수신하고 상기 펄스 밀도 변조기(38)의 출력에서 상기 병렬출력을 다시 단일의 직렬 비트스트림으로 변환시킨다. 상기 루프 필터(16)의 적분 경로의 최종 블록은 평활 필터(39)인데, 이러한 평활필터(39)는 PDM(38)의 출력에서 발생된 단일 직렬 비트 스트림을 비례경로 출력신호와 양립할 수 있는 2개의 직렬 디지탈 신호로 변환시킨다.

4시간 폭 순서기(4-time-slot sequencer)는 2개의 비례 및 2개의 적분 직렬 신호를 루프필터의 2개의 출력(EN_PI, UD_PI)상으로 시간다중화(time-multiplexing)시키므로써 상기 루프필터(16)에서 가산기에 대한 필요성을 해소시킨다. 2 - 비트 P/I 계수기(33)는 P/I MUX(40)의 제어입력 뿐만아니라 디지탈 스케일러(31) 및 PDM(38)의 이네이블 입력을 제어하므로 해서 가산기의 기능을 갖는다. 상기 P/I MUX(40)에 대한 제어신호의 듀티 사이클은 적분신호뿐만아니라 비례 신호 모두상에 기준화인자를 도입하여서, 부가적인 이득단에 대한 필요성을 해소시킨다.

동작시에는 루프필터(16)가 다음과 같이 동작한다. 디지탈 스케일러(31)는 가변 계단사이즈의 3 - 비트 상향/하향(UP/DOWN)계수기를 사용하여 입력 신호(DATA_VALID, UP/DOWN)펄스 밀도를 기준화(scaling)시킨다. 제 5도를 참조하면, P/I 계수기(33)의 2개의 출력은 AND 게이트(41)에 의해 모두 AND 연산되고, 상기 AND 게이트(41)는 이 AND게이트 출력에서 PI_SEL 신호를 발생시킨다. 그러므로, PI_SEL은 4계수마다 한번은 고(high)레벨 (논리 "1")이다. PI_SEL 이 고레벨(적분시간폭)인 경우, 디지탈 스케일러(31)의 3 - 비트 계수기는 디스에이블되고 상기 3 - 비트 계수기의 내용은 유지상태로 된다. PI_SEL 이 저(low) 레벨상태(비례시간폭)인 경우, P_DVALID 에 의해 3 - 비트 계수기 (CLK에 의해 125MHz/8로 클로킹되는)가 P_UPDOWN의 논리상태에 따라 전진이나 지연하게 되도록 이네이블 시키다. 따라서, 상기 계수기는 국부 클록에 동기하는 (125MHz/8) * (3/4)의 비율로 이네이블된다.

정상 PLL 동작(테스트모드에 있지않는)을 위해 루프 필터(16)가 구성되는 경우, EN_PROP 및 UD_PROP가 3 - 비트 계수기의 출력이다. EN_PROP은 계수기에 의해 오버플로우(상향계수)나 언더플로우(하향계수)중 어느 하나의 신호를 보내고 UD_PROP의 논리상태는 위상 오차의 보호를 반영하는 계수 방향을 나타낸다. 비례 시간폭동안, P/I MUX(40)는 이들 2개의 출력(EN_PROP, UD_PROP)을 루프필터출력(EN_PI, UD_PI)에 접속시킨다.

신호 포착시, SPD1 및 SPD0 (속도 계수기(35)로부터 발생된)는 디지탈 스케일러(31)의 3 - 비트 상향/하양/ 계수기의 계단 사이즈, 결과적으로는 상기 스케일러의 기준화 인자(ks)를 조절한다. 그러므로, DATA_VALID 및 UP/DOWN 에 의해 전송되는 위상 오차 정보는 ks로 기준화되고 EN_PI 및 UD_PI로 표시된다.

표 I는 ks 대 SPD1 및 SPD0 의 대표적인 값을 예시한 것이다.

표1. 상이한 속도 세팅시 3 - 비트 디지탈 스케일러 계수기의 기준화 인자

디지탈 적분기(37)는 가변 계단 사이즈를 갖는 8 - 비트 상향/하향 계수기 및 1 - 비트(LSB) 상향/하향 계수기에 의해 실현된다. 상기 2개의 계수기는 루프 필터(16)의 클록(CLK)에 의해 15.625 MHz 로 클로킹되는 9 - 비트 상향/하향 계수기를 형성한다. 상기 루프 필터(16)가 정상동작(테스트 모드에 있지않은)을 위해 구성되어 있는 경우, 상기 적분기(37)의 입력(EN_ITG, UD_ITG)이 디지탈 스케일러(31)의 출력에 접속된다. EN_ITG는 9 - 비트 계수기를 이네이블시키고 UD_ITG는 계수방향을 제어한다. 상기 9 - 비트 계수기의 실행 TC ∼는 피드백되어 상기 계수기가 오버플로우나 언더플로우되는 것을 방지한다. 더욱이, 전체 계수(8 - 비트/1 - 비트 계수기에 대한 16 진수 FF/1 이나 00/0)를 넘어서는 증분이나 감분에 대한 어떠한 시도라도 금지된다.

신호 포착시 SPD1 및 SPD0는 9 - 비트 계수기의 계단 사이즈, 결과적으로는 적분기(37)의 계수속도(Wc)를 조절한다. 표2는 Wc(전체의 계수가 ±1로 정규화되는) 대 SPD1 및 SPD0의 대표적인 값을 목록을 기재한 것이다. 2의 계단 사이즈는 1 - 비트 LSB 계수기를 바이패스(by-pass)하는 것이 효과적이다.

표2. 상이한 속도 세팅시 적분기(37)의 계수 비율

9 - 비트 계수기의 중앙값은 16 진수 80/0(8 - 비트/1 - 비트)로서 한정된다. 파워업(power up)시, 외부 디지탈 입력신호(T_CLR2)는 9 - 비트 계수기의 중심을 이룬다 (T_CLR2가 저레벨 상태로 강제되는 경우). 또한 사용자는 8 - 비트 버스(FA_BUS)를 거쳐 상기 계수기의 상위 8비트를 판독/기록할 수 있다.

8 - 비트 펄스 밀도 변조기 (PDM ; 38)는 CLK에 의해 15.625 MHz로 클록킹되며 2 - 비트 P/I 계수기(33 ; CLK/2)의 LSB에 의해 이네이블 된다. 상기 PDM은 ITGPDM 출력에서 적분기(37)의 9 - 비트 계수기의 상위 8 - 비트 병렬 코드를 직렬 비트 스트림으로 변환시킨다. 상기 PDM(38)은 입력 디지탈 코드로 반복(recursive) 누적과정을 이행하고 예를들면 8 - 비트 2진 가산기 및 9 - 비트 D 플립 플롭 레지스터로 실현될 수 있다. 상기 가산기의 올림수(acrry)의 펄스 밀도는 입력 디지탈 코드의 2진 웨이팅(weighting)을 반영한다. 제 5도는 8 - 비트 펄스 밀도 변조기의 대표적인 회로 다이어그램을 도시한 것이다.

ITGPDM 은 CLK/2의 속도로 상태변화하고 상기 ITGPDM의 펄스 밀도 (-1 내지 +1 의 범위인)는 적분기(37)의 상위 8 - 비트 계수의 2진 웨이팅을 모사한다. 예를들면 "-1"은 hex "0"을 나타내고, "0"은 hex 80을 나타내며 "+1" 은 hex FF를 나타낸다.

P/I Mux(40)가 CLK/4(PI_SEL = 논리 "1"인 경우의 적분 폭)의 비율로 적분 경로를 PFC(18)에 접속시키기 때문에, 평활/데시메이터(decimator)회로는 ITGPDM 신호를 P/I MUX(40)에 접속시키는데 필요하다. 평활 회로(39)의 기능적인 다이어그램은 제 7도에 도시되어 있다. 상기에서 언급한 바와같이, 상기 ITGPDM 신호는 -1 내지 +1 범위의 펄스 밀도와 CLK/2 의 클록비율을 갖는 2진 신호(0또는 1)이다. 상기 평활 회로 (39)는 상기 ITGPDM 신호를 2개의 신호(EN_ITGO, UD_ITGO)로 변환시키는데, 이들 신호(EN_ITGO, UD_ITGO)는 CLK/4의 클록비율을 갖는 P/I MUX(40)(상향/하향 및 이네이블 신호)와 신호상 양립될 수 있다. 이들 두 신호는 3개의 논리상태(상향, 하향, 유지)를 포함하고 펄스 밀도가 -1 내지 +1 범위인 한 엔티티(entity)로서 취급될 수 있다. 표3은 그러한 변환에 대한 진리표(truth table)를 보여준 것이다.

표3. ITGPDM을 EN_ITGO 및 UD_ITGO를 변환시키는 진리표

PI_SEL 이 논리 "1"에 있는 적분 시간폭동안 P/I MUX(40)는 EN_ITGO 및 UD_ITGO를 EN_PI 및 UD_PI에 각각 접속시킨다.

FDDI 설비에 있어서, 광학 수신기(10)로부터 발생된 신호 검출(SD)출력은 상기 수신기의 광입력에서 에너지를 검출한후에 100㎲이내에서 단정된다. FDDI 물리적층은 상기 SD를 단정한 후에 유효라인 상태를 100㎲이내에서 단정된다. ASC(34), 속도 계수기(35) 및 MUX(32)를 포함하는 포착 속도 제어회로는 PLL의 지터(jitter) 성능을 교환하지 않고서도 이러한 타이밍 사양에 대한 PLL 의 허용범위를 보장한다.

SD가 단정될 경우(SD ="0" 인 경우), ASC(34)는 2 - 비트 속도 계수기(35)를 이네이블하고, 상기 2 - 비트 속도 계수기(35)는 제 8도에 도시된 바와같은 가변 지속기간을 갖는 상태(0, 1, 2, 3 ; SPD8X, SPD4X, SPD2X, 및 SPD1X로 표기됨)를 통해 계단화된다. 이러한 속도 계수기(35)는 SPD_SEL 입력의 논리상태(LC_BUS(30)의 1 비트)에 따라 SPDX 나 SPD 2 의 최종 상태에 머무른다.

SPD8X에서, ASC(34)에 의해 P_DVALID 가 MUX(32)를 통해 논리 "1"로 강제되지만, EN_ITG에서 적분기(37)는 논리 "0"으로 강제된다. (디스에이블됨). 상기 적분기(37)을 중심으로 하여 ks가 1이라고 하는 가장 큰값으로 세트된다. 그러한 PLL은 최고의 위상 트래킹속도를 갖는 1차 루프로서 작용한다.

다른 속도 세팅( SPD4X, SPD2X, SPD1X)에 대하여, P_VALID는 ADTA_VALID에 접속되고 적분기(37)는 주파수 트래킹을 위하여 이네이블된다.

속도 계수기(35)의 출력( SPD1X, SPD0)은 디지탈 스케일러(31)의 기준화 인자(ks) 및 디지탈 적분기(37)은 계수 비율(Wc)을 선형적으로 조절하여, SPD2X, 및 SPD1X 가 PLL의 감쇠인자를 일정하게 유지시킨다. 1/8Ks인 가장 작은값을 갖는 SPD1X는 가장 작은 포착속도 및 가장 좁은 동기 범위를 갖지만, 가장 작은 회복 클록지터를 갖지 않는다.

기준화인자(Ks)의 조절은 몇몇 실시예에서

동기범위 = ±651 ppm * (3/4) * (41/44) * Ks

와 같은 식으로 대략적으로 나타낼 수 있는 PLL 의 동기 범위를 변환시킨다. 상기 식중에서,

Ks는 디지탈 스케일러(131)의 기준화인자이고,

41/44 는 PEP(14)에 기인하는 기준화인자이며,

651 ppm은 FCO(13)의 최대주파수 변이이고,

3/4는 P/I MUX(40)에 기인하는 비례경로의 기준화인자이다.

결합된 비례 및 적분 경로에 기인하는 유지범위는 몇몇 실시예에서

유지범위 = ± {651 ppm * (3/4) * (41/44) * Ks + 651 ppm * (1/4)}

와 같은 식으로 대략적으로 나타낼 수 있는데, 식중에서는

1/4은 P/UMUX(40)에 기인하는 적분경로의 기준화 인자이다.

포착 제어회로가 포착과정시 상이한 속도 세팅을 통해 단계화되는 경우, 동기범위 및 유지범위는 변경되며 그들의 근사값은 표 4에 기재되어 있다.

사용자는 LC_BUS(30)를 통해 SPD_SEL의 논리상태를 세트시키므로써 SPD2X 나 SPD1X 중 어느하나로 속도 계수기 (35)의 최종상태를 선택할 수 있다. SPD1X 는 파워 - 업에 따른 디폴트(default)에 의해 선택된다. SPD_SEL에서 논리 "1" 는 비 FDDI 설비에 대한 보다 넓은 동기 범위용으로 SPD2X를 선택한다.

신호레벨이 광학 수신기(10)의 검출한계이하로 강하할 경우 SD는 단정되지 않는다. 사용자는 LC_BUS(30)를 통해 SD_OLP의 논리상태를 세트시키므로써 SD가 단정되지 않는 동안 폐쇄 루프 모드나 개방 루프모드중 어느 하나를 선택할 수 있다. SD_OLP에서의 논리 "1" 은 SD가 단정되지 않는 동안 폐쇄 루프모드를 선택함과 아울러 SPD8X 도 선택한다.

파워업시, SD_OLP 는 SD가 단정되지 않는 동안 개방루프 모드를 선택하도록 클리어(clear)된다. 이러한 모드하에서는, P_VALID가 루프 필터로 전달되는 어떠한 정보라도 무시하는 논리 "0"으로 강제된다. PLL의 회복될 클록(P_CLK)은 최근에 알려진 적분기(37)의 내용에 의해 결정되는 주파수 상태에 있다.

루프 필터 및 PLL 성능 파라메타의 테스트를 용이하게 하기 위하여, 상기 필터는 외부 테스트 시스템과 필터 블로사이에 테스트 데이터를 교환하는 여러개의 다중 비트 판독/기록가능한 포트를 제공한다. 예를들면, 루프필터(16)는 2개의 8 - 비트 병렬 포트, 즉 LC_PORT 및 FA_PORT를 포함한다. 사용자는 루프 필터(16)를 구성하여 이들 2개의 포트를 통해 루프의 특성을 분석하는 데이터를 추출할 수 있다.

LC_PORT 는 LC_BUS(30)을 통해 액세스할 수 있는 8 - 비트 기록 레지스터이며, 진단 목적을 위한 8개의 루프구성중 하나에 루프필터를 구성하는데 사용되고, 아울러 루프필터의 파라메타중 2개의 파라메타를 세트시키는데 사용된다. 표 5는 대표적인 비트정의를 보여준 것이다.

FA_PORT 는 8 - 비트 판독 레지스터 및 8 - 비트 기록 레지스터를 포함한다. 이러한 포트는 버스(FA_BUS ; 41)를 통해 액세스될 수 있고, 이러한 포트에 의해 사용자는 디지탈 적분기(37)의 9 - 비트 계수기의 상부 8비트를 액세스할 수 있다. 주파수 정보는 루프특성을 평가하기 위해 상기 FA_PORT를 판독함으로써 얻어질 수 있다. 상기 FA_PORT로의 기록에 대해 간단한 수단이 테스트 목적을 위해 루프의 프리러닝(free - running)주파수를 세트시킬 수 있다. 상기 FA_PORT는 256 계단에 걸쳐 ±163 ppm ( ±651 ×1/4) 의 최대주파수 허용범위(적분경로에 기인하는 FCO(13)의 출력 주파수 편차)를 제공한다. 8 - 비트 FA_PORT에 의해 제공되는 주파수 해상도는 2 × 163 / (256 계단) = 1.3 (2진 계단당 ppm)으로 제공된다.

[예]

제 9도는 본 발명의 디지탈 루프필터를 구현하는 한 예를 도시한 것이다. 이러한 루프필터의 브레드 보드 구현은 다른 PLL 회로 블록(상기에 기술됨)과 함께 사용되어 FDDI 설비용 125 MHz PLL을 형성한다.

루프필터 및 포착 속도 제어에 대한 상태기계는 4개의 프로그래머블 논리 디바이스(PLD) 칩 (부품번호 제 GAL22V10 호)을 사용하여 구현되었다.

제 9도를 참조하면, BG48 로서 도시된 제 1 PLD는 디지탈 스케일러(31)의 기능, 상기 스케일러(31)로부터 발생된 출력의 시간 다중화 기능 및 적분기(37)의 기능을 이행함과 아울러 루프필터를 구성한다. BJ48 로서 도시된 제 2 PLD는 포착 속도 제어회로의 기능을 이행함과 아울러 비례 및 적분시간폭을 설정한다. BG61로서 도시된 제 3 PLD는 상기 적분기(37)의 1 - 비트 LSB 계수기를 이행시키고 SPD0 및 SPDI에 응답하여 상기 적분기(37)의 계수비율을 조절한다. 8 - 비트 2진 계수기(BL48 로서 도시된 부품번호 제 74F269 호)는 4 가지 상태 (SPD8X, SPD4X, SPD2X, 및 SPD1X)의 지속기간을 제어하는데 사용된다. BN61로서 도시된 제 4 PLD는 상기 적분기(37)의 최대 및 최소계수를 한정하며, 16 진수 80을 상기 적분기(37)의 상부 8 비트로 로드시키므로써 상기 적분기(37)를 중앙에 두고, 8 - 비트 워드를 8 - 비트 INI - IO - BUS로부터 상기 적분기(37)상에 로드시킨다. 제 1 PLD 내지 제 4 PLD 에 대한 원시(source)화일은 부록 1 내지 부록 4에 각각 기재되어 있다.

INI_IO_BUS(0 : 7)는 FA_PORT를 액세스하는데 사용되고 제 4 PLD(BN61)에 접속된다. 이러한 PLD(BN61)를 거쳐 사용자는 8 - 비트 상향/하향 계수기 (BL61 로서 부품번호 제 74F269 호)에 의해 이행된 적분기(37)의 상부 8비트내에 기록할 수 있다. 또한, INT_IO_BUS는 적분기(37)의 내용을 판독하는데 필요한 버퍼기능을 제공하는 3 상태 버퍼(BN48 로서 도시된 부품번호 제 47F832 호)에 접속된다. I/O 컨트롤러로부터 발생된 3개의 제어신호(OE_FAP, FRZ_DTA, LD_FAP)는 FAP 포트에의 I/O 액세스를 제어한다.

루프필터는 C16B, C16C, 및 C16D 에 의해 15.625에서 모두 클록킹되는 동기회로로 이행되었다. 3개의 분리된 클록라인은 상기 클록 라인 상의 로딩을 분배하는데 사용되었다. 2개의 필터 입력(UP/DOWN, DATA_VALID)과 아울러 SP_B 입력은 이들 신호를 필터 클록과 동기시키도록 C16B을 사용하여 9 - 비트 레지스터(BE48 로서 도시된 부품번호 제 74F823호)로 래칭된다.

펄스 밀도 변조기(38)는 2개의 4 - 비트 2진 가산기 (BJ79 및 BJ70)으로서 도시된 부품번호 제 74F283호) 및 9 - 비트 플립 플롭 (BG74 로서 도시된 부품번호 제 74F823 호)을 사용하여 이행되었다. LC_BUS(0 : 7)는 9 - 비트 파이프 라인(pipeline) 레지스터 (BE61 로서 도시된 부품번호 제 74F823 호)로 기록됨으로써 루프구성(표 5를 참조)을 세트시키는데 사용된다. 또한, I/O 컨트롤러로부터 발생된 T_CLR2 제어신호는 상기에 기술된 바와같이 루프필터의 파워업 리세트를 이행하는데 사용된다.

광학 수신기910)로부터 발생된 SD_B 신호는 C16B에 의해 재클로킹되어서 위상 - 주파수 변환기 (18)에 필요한 SD_OUT 신호를 발생시킨다. 모든 TTL 부품은 Vcc = +5V 내지 GND = OV로 전력 공급되었다.

부록 1, 즉(C) Copyright 1990, National Semiconductor Corporation은 위치(BG48)에 있는 프로그래머블 논리 디바이스(GAL22V10) 에 대한 대표적인 소프트웨어 리스트이다. 부록 2, 즉 (C) Copyright 1990, National Semiconductor Corporation은 위치(BJ48)에 있는 프로그래머블 논리 디바이스(GAL22V10)애 대한 대표적인 소프트웨어 리스트이다. 부록 3, 즉 (C) Copyright 1990, National Semiconductor Corporation은 위치(BG61)에 있는 프로그래머블 논리 디바이스(GAL22V10)에 대한 대표적인 소프트웨어 리스트이다. 부록 4, 즉 (C) Copyright 1990, National Semiconductor Corporation은 위치(BN61)에 있는 프로그래머블 논리 디바이스(GAL22V10)에 대한 대표적이 소프트웨어 리스트이다. 상기 첨부된 부록은 제 9도에 도시된 프로그래머블 논리 디바이스에 대한 프로그래밍의 세부사항을 제공한다.

결론적으로, 본 발명은 실리콘 면적을 최소화하며 제조 변동에 따른 성능을 개선한 고주파 제어시스템에 대한 디지탈 직렬 프로그래머블 루프필터를 제공한다. 상기한 기술내용이 본 발명의 바람직한 실시예를 완전하게 기술한 것이지만, 여러 가지 변형, 수정 및 등가예를 사용하는 것이 가능하다. 예를들면, 속도 계수기(35)나 상기 시스템의 다른 부분은 보다 미세한 프로그램 가능성등을 제공하도록 보다 많은 속도 세팅에 대한 다소간의 비트를 가질 수 있다. 그러므로, 본 발명의 범위는 상기 기술내용을 참조하여 결정되어서는 아니되고, 그 대신에 등가예들의 전범위와 함께 첨부된 특허청구의 범위를 참조하여 결정되어야 한다.

Claims

고주파 제어 시스템용 디지탈 직렬 루프 필터에 있어서,

루프의 오차 정보를 전달하는 직렬 디지탈 입력 신호를 수신하기에 적합한 입력단자;

상기 입력 단자에 연결되어, 상기 입력 신호의 펄스 밀도를 처리함에 의하여 상기 입력 신호를 필터링하는 직렬 디지탈 신호 프로세서;

상기 프로세서에 연결되어, 상기 직렬 입력 신호의 필터링된 값을 나타내는 직렬 출력 신호를 전달하는 출력 단자; 및

상기 직렬 디지탈 신호 프로세서에 연결되어, 상기 루프를 구성하도록 프로그램된 마이크로프로세서와 인터페이스하는 병렬 포트를 포함하는 것을 특징으로 하는 고주파 제어 시스템용 디지탈 직렬 루프 필터.
제 1 항에 있어서, 상기 루프 필터가 약 15 MHz 또는 그 이상의 속도로 클록되는 것을 특징으로 하는 디지탈 직렬 루프 필터.
제 1 항에 있어서, 상기 루프 필터에 입력되는 유효 데이터를 지시하는 데이터 유효 신호를 수용하기에 적합한 제2 입력 단자를 더 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
제 1 항에 있어서, 상기 직렬 디지탈 신호 프로세서는 비례 경로를 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
제 1 항에 있어서, 상기 직렬 디지탈 신호 프로세서는 적분 경로를 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
제 1 항에 있어서, 상기 직렬 디지탈 신호 프로세서는 비례 경로 및 적분 경로를 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
고주파 제어 시스템용 디지탈 직렬 프로그래머블 루프 필터에 있어서,

루프 오차 정보를 전달하는 직렬 디지탈 입력 신호를 수신하기에 적합한 입력단자;

상기 입력 단자에 연결되어, 상기 입력 신호의 펄스 밀도를 처리함에 의하여 상기 입력 신호를 필터링하는 직렬 디지탈 신호 프로세서;

상기 프로세서에 연결되어, 상기 직렬 입력 신호의 필터링된 값을 나타내는 직렬 출력 신호를 전달하는 출력 단자; 및

상기 직렬 디지탈 신호 프로세서에 연결되어, 외부 제어 소스로부터 상기 필터의 적어도 하나의 프로세싱 파라미터를 제어하는 수단을 포함하는 것을 특징으로 하는 고주파 제어 시스템용 디지탈 직렬 프로그래머블 루프 필터.
고주파 제어 시스템용 디지탈 직렬 프로그래머블 루프 필터에 있어서,

루프 오차 정보를 전달하는 직렬 디지탈 입력 신호를 수신하기에 적합한 입력단자;

상기 입력 단자에 연결되어, 상기 입력 신호의 펄스 밀도를 처리함에 의하여 상기 입력 신호를 필터링하는 직렬 디지탈 신호 프로세서;

상기 프로세서에 연결되어, 상기 직렬 입력 신호의 필터링된 값을 나타내는 직렬 출력 신호를 전달하는 출력 단자; 및

상기 직렬 디지탈 신호 프로세서에 연결되어, 상기 필터의 구성을 최소한 개방루프 및 폐쇄루프 구성으로 조절하는 수단을 포함하는 것을 특징으로 하는 고주파 제어 시스템용 디지탈 직렬 프로그래머블 루프 필터.
제 1 항에 있어서, 상기 마이크로프로세서는 상기 루프 필터의 내부 내용에 액세스하기 위하여 더 프로그램된 것을 특징으로 하는 디지탈 직렬 루프 필터.
고주파 제어 시스템용 디지탈 직렬 루프 필터에 있어서,

루프 오차 정보를 전달하는 직렬 디지탈 입력 신호를 수신하기에 적합한 입력단자;

비례 경로 및 적분 경로를 가지며, 상기 입력 단자에 연결되어, 상기 입력 신호의 펄스 밀도를 처리함에 의하여 상기 입력 신호를 필터링하는 직렬 디지탈 신호 프로세서; 및

상기 프로세서에 연결되어, 상기 직렬 입력 신호의 필터링된 값을 나타내는 직렬 출력 신호를 전달하는 출력 단자를 포함하며,

상기 비례 경로가 상기 적분 경로의 앞에 위치되어, 이것에 의하여, 상기 루프의 감쇠 인자가, 상기 비례 경로의 전달 함수 대 상기 적분 경로의 전달함수의 비율에 거의 비례하며,

상기 직렬 디지탈 신호 프로세서는 상기 비례 경로 및 상기 적분 경로의 스케일링 인자를 실질적으로 선형적으로 조정하는 것을 특징으로 하는 고주파 제어 시스템용 디지탈 직렬 루프 필터.
제 1 항에 있어서, 상기 직렬 디지탈 신호 프로세서는, 비례 경로 및 적분 경로를 포함하며, 상기 적분 경로는,

디지탈 적분기; 및

상기 디지탈 적분기에 연결된 펄스 밀도 변조기를 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
제 11항에 있어서, 상기 펄스 밀도 변조기의 출력에 연결된 평활 필터를 더 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
고주파 제어 시스템용 디지탈 직렬 루프 필터에 있어서,

루프 오차 정보를 전달하는 직렬 디지탈 입력 신호를 수신하기에 적합한 입력단자;

상기 입력 단자에 연결되어, 상기 입력 신호의 펄스 밀도를 처리함에 의하여 상기 입력 신호를 필터링하는 직렬 디지탈 신호 프로세서,

(i) 비례 경로;

(ii) 적분 경로; 및

(iii) 최소한 두 개의 비례 직렬 신호 및 두 개의 적분 직렬 신호를 두 개의 출력 상으로 시간 멀티플렉스하기 위하여, 상기 비례 및 적분 경로에 연결된 시간 폭 순서기를 포함하는 직렬 디지탈 신호 프로세서; 및

상기 프로세서에 연결되어, 상기 직렬 입력 신호의 필터링된 값을 나타내는 직렬 출력 신호를 전달하는 출력 단자를 포함하는 것을 특징으로 하는 고주파 제어 시스템용 디지탈 직렬 루프 필터.
제 13 항에 있어서, 상기 시간 폭 순서기는, 상기 비례 경로 및 상기 적분 경로의 스케일링 인자를 도입하는 듀티 사이클을 가진 제어 신호를 발생시키는 것을 특징으로 하는 디지탈 직렬 루프 필터.
고주파 위상 동기 루프(PLL)에 있어서,

고주파 디지탈 입력 신호의 수신을 위한, 입력 및 출력을 구비한 수신기 회로;

상기 수신기 회로 출력을 경유한 상기 입력 신호의 수신을 위한 제1 입력, 및 루프 클록 신호의 수신을 위한 제2 입력을 구비하며, 상기 입력 신호 및 상기 루프 클록 신호간의 위상 오차 값을 결정하고, 제1 및 제2 출력 단자 상에 상기 위상 오차 값을 전송하는 위상 검출기;

두 개의 출력 및 두 개의 입력을 구비하며, 상기 위상 검출기 출력으로부터 상기 위상 오차 값을 수신하고, 상기 위상 오차 값을 디지탈 필터링을 용이하게 하기위하여 두 개의 직렬 신호로 변환하는 위상 오차 프로세서;

상기 위상 오차 프로세서 출력을 수신하기 위한 두 개의 입력 및 두 개의 출력을 구비하며, 상기 직렬 신호의 펄스 밀도를 처리함에 의하여 상기 직렬 신호를 필터링하며, 상기 PLL의 포착 속도를 자동적으로 조절하기 위한 포착 시간 제어기를 구비하는 프로그래머블 루프 변수를 가진 디지탈 직렬 루프 필터;

상기 디지탈 직렬 루프 필터 출력을 수신하는 두 개의 입력을 가지며, 출력에서 상기 필터 출력 신호로부터, 주파수에 기초한 신호를 발생시키는 위상 대 주파수 변환기;

국부 기준 클록 신호를 발생시키는 발진기 회로;

상기 위상 대 주파수 변환기 출력 및 상기 국부 클록 신호를 수신하고 상기 루프 클록 신호를 발생시키는 주파수 제어 발진기; 및

다중-비트 2 방향 버스를 통하여 마이크로프로세서 및 상기 디지탈 루프 필터, 상기 위상 대 주파수 변환기, 및 상기 포착 속도 제어기 사이의 인터페이스를 용이하게 하기 위한 입력/출력 제어기를 구비하는 것을 특징으로 하는 고주파 위상 동기 루프.
제 15 항에 있어서, 상기 디지탈 직렬 루프 필터는

비례 경로 및 적분 경로를 구비하며, 상기 두 개의 입력에 연결된 입력 신호의 펄스 밀도를 직렬 프로세싱하는 수단;

상기 프로세싱 수단에 연결되어, 상기 비례 및 상기 적분 신호 경로를 시간-멀티플렉싱하는 수단;

상기 비례 및 적분 경로에 연결되어, 상기 비례 및 상기 적분 경로의 스텝 크기를 제어하고, 상기 루프 필터에 대한 포착 시간의 속도를 제어하는 수단;

상기 프로세싱 수단에 연결되고 상기 마이크로프로세서에 의하여 제어되는 개방 루프, 폐쇄 루프; 1차 루프, 2차 루프, 및 시험 목적을 위한 구성을 포함하는 복수의 상이한 루프 구성으로 상기 루프를 구성하는 수단을 포함하는 것을 특징으로 하는 고주파 위상 동기 루프.
고주파 2차 위상 동기 루프(PLL)에의 적용을 위한 디지탈 직렬 루프 필터에 있어서,

두 개의 입력 및 두 개의 출력을 가진 디지탈 스케일러를 포함하며, 직렬 입력 신호의 펄스 밀도를 스케일링하는 비례 경로;

상기 디지탈 스케일러 출력에 연결된 두 개의 입력 및 복수의 출력을 구비한 디지탈 적분기를 포함하는 적분 경로;

상기 복수의 디지탈 적분기 출력을 단일 직렬 신호로 변환하는 다중-비트 펄스 밀도 변조기;

상기 펄스 밀도 변조기에 의하여 발생된 상기 단일 직렬 신호를, 상기 스케일러 출력과 호환가능한 두 개의 신호로 변환하는 평활회로;

상기 디지탈 스케일러 출력 및 상기 평활회로 출력 사이에서 상기 필터의 두 개의 출력을 시간-멀티플렉싱하는 멀티플렉서; 및

상기 멀티플렉서를 제어하기 위하여 4-시간-폭 순서를 발생시키는 2-비트 계수기를 포함하는 것을 특징으로 하는 디지탈 직렬 루프 필터.
제 17 항에 있어서, 상기 2차 PLL의 포착시간을 가속시키기 위한 포착 속도 제어회로; 및

개방 루프, 폐쇄 루프, 1차 루프, 2차 루프, 및 시험 목적을 위한 구성을 포함하는 복수의 상이한 루프 구성으로 상기 루프를 구성하는 시험 모드 선택 회로를 포함하는 것을 특징으로 하는 고주파 디지탈 직렬 루프 필터.