KR100266257B1 - 전전자 교환기에서의 통합 공통선 신호 장치 - Google Patents

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Abstract

본 발명은 공통선 신호 방식 중에서도 가장 널리 쓰이는 SS NO.7 신호를 사용하는 장치에서 개방형 시스템간 상호 접속(Open System Interconnection, OSI라 약칭함) 계층의 2 계층인 링크 계층과 3 계층의 기능을 하나의 장치에 구성한 전전자 교환기에서의 통합 공통선 신호 장치에 관한 것으로서, 종래의 기술에 있어서는 특정 신호 단말로 메시지 송신이 이루어질 경우 다른 신호 단말은 상대적으로 메시지 전송에 점유 권한이 짧으므로 실시간 처리에 부적합한 결점이 있으며, 신호 단말(106∼112), (126∼132)과 메시지 처리 프로세서가 분리되어 신호 전송부(Signaling Transfer Part, 이하 STP라 약칭함)에서 정합 교환 서브시스템(Access Switching Subsystem, 이하 ASS라 약칭함)까지 메시지 송수신에 메시지 지연 사유가 발생하는 결점이 있었으나, 본 발명에서는 특정 신호 단말로 메시지 송신이 이루어질 경우 하나의 인쇄 회로 기판 내에 다수의 신호 단말과 신호 메시지 처리 기능이 통합되어 있음으로 인하여 특정 신호 단말로 신호가 집중되는 것을 방지하며, 실시간으로 처리가 가능함으로써, 상술한 결점을 개선시킬수 있는 것이다.

Description

전전자 교환기에서의 통합 공통선 신호 장치
본 발명은 전전자 교환기에서의 통합 공통선 신호 장치에 관한 것으로서, 특히, 공통선 신호 방식 중에서도 가장 널리 쓰이는 SS NO.7 신호를 사용하는 장치에서 개방형 시스템간 상호 접속(Open System Interconnection, OSI라 약칭함) 계층의 2 계층인 링크 계층과 3 계층의 기능을 하나의 장치에 구성한 전전자 교환기에서의 통합 공통선 신호 장치에 관한 것이다.
이 기술분야에서 잘 알려지 바와 같이, 전전자 계열의 SS NO.7 하드웨어 구성은 대부분 신호 단말의 증설성 때문에 메시지 전송부(Message Transfer Part, 이하 MTP라 약칭함)의 2 계층의 기능을 수행하는 단말 및 신호 메시지 처리(Signaling Message Handling, 이하 SMH라 약칭함) 기능을 수행하는 3 계층의 하드웨어 장치로 구성되어 있다.
도 1을 참조하여 종래 기술에 따라 통합 공통선 신호 장치를 설명하기에 적합한 전전자 교환기에서의 블록 구성도에 대하여 설명한다.
도 1의 구성을 살펴보면, NO. 7 신호로 다수의 가입자 정합 서브시스템(10∼12)을 잇는 전전자 교환기에서, 임의의 가입자 정합 서브시스템과, NO. 7으로 연결되는 가입자 정합 서브시스템(10∼12)과, 상술한 가입자 정합 서브시스템(10∼12) 간을 스위칭으로 연결할 수 있는 신호 전송 포인트 서브시스템(14)으로 이루어진다. .
상술한 가입자 정합 서브시스템(10∼12)은 임의의 가입자 정합 서브시스템(10∼12)에서 NO. 7 신호를 송/수신하는 신호 단말(106∼112), (126∼132)로부터 신호 메시지를 송/수신하고 제어하여 가입자 중계선 서비스를 하는 신호 메시지 제어부(102∼104), (122∼124)와, 전송된 데이터를 제 3 메인 프로세서(140)의 제어에 의해 해당하는 가입자 정합 서브 시스템(10∼12)과 연결시키는 해당 신호 단말을 제어하는 메인 프로세서(100, ..., 120)를 포함한다.
그리고 상술한 신호 전송 포인트 서브 시스템(14)은, 신호 단말(126∼132)과의 신호를 송/수신하여 임의의 가입자 정합 서브시스템(10∼12) 간을 연결하는 것이 가능한 스위칭부(142)와, 각각의 가입자 정합 서브시스템(10∼12) 내의 프로세서와 IPC(Inter Processor Communication) 통신을 통하여 발신 가입자가 속한 신호 단말(106∼112), (126∼132)과 착신 가입자가 속한 신호 단말(106∼112), (126∼132)의 정보를 수신하여 해당 신호 단말(106∼112), (126∼132) 간에 스위치를 통하여 연결되도록 스위칭부(142)를 제어하는 제 3 메인 프로세서(140)를 포함한다.
그리고, 신호 메시지를 송신하는 제 1 가입자 정합 서브시스템(10)과, 신호 메시지를 수신하는 제 2 가입자 정합 서브시스템(12)으로 나누면, 신호 메시지를 송신하는 신호 단말(106∼112)로부터 전송된 데이터를 해당 발신 신호 단말(106∼112)이 속한 메인 프로세서(100)에서 수신한 정보를 제 3 메인 프로세서(140)의 제어에 의해 해당하는 착신측 가입자 정합 서브 시스템(12)과 연결시키는 역할을 한다.
제 3 메인 프로세서(140)는 각각의 가입자 정합 서브시스템(10∼12) 내의 프로세서와 IPC 통신을 통하여 송/수신 신호 단말(106∼112), (126∼132) 간에 호가 연결되도록 하는 공간 스위치(Space Switch)인 스위칭부(142)를 제어한다.
각각의 가입자 정합 서브시스템(10∼12)의 메인 프로세서(100, ..., 120)는 OSI의 레벨 4에 해당하는 사용자부 기능을 수용한다.
그리고, 각각의 신호 단말(106∼112), (126∼132)에서는 레벨 2의 신호 링크 레벨 및 레벨 3의 신호 메시지 처리 기능 중 판별 기능을 수행한다.
여기서 판별 기능이란, 신호 메시지가 자국 메시지인지 타국에서 전송된 메시지인지 판별하여 자국 메시지 이면 신호 메시지를 송신한 신호 단말(106∼112)이 속한 자국의 해당 신호 메시지 제어부로 메시지를 전달하고 타국 메시지 이면, 신호 전송 포인트 가입자 정합 서브시스템(14) 내의 제 3 메인 프로세서(140)의 제어를 받아 스위칭을 통하여 신호 전송 포인트 처리하도록 하여 해당 수신 신호 단말(126∼132)로 신호 메시지를 전송하는 기능을 말한다.
그리고, 제 3 메인 프로세서(140) 내의 신호 전송 포인트부(미도시됨)에서는 레벨 3의 신호망 관리 기능을 수행하며, 신호망 관리 기능은 신호 링크 관리, 링크 세트 관리, 신호 루트 관리, 트래픽 관리 기능 등을 포함한다.
그리고, 신호 전송 포인트 서브시스템(14)에서는 NO.7 레벨의 신호 메시지 처리 기능 중 수신된 신호 메시지를 해당 신호 링크를 결정하여 해당 착신 가입자 정합 서브시스템(12) 내의 메인 프로세서(120)로 IPC를 통하여 해당 신호 메시지 제어부(122∼124)로 메시지를 전송하는 루팅 기능을 수행한다.
이와 같이, 프로세서 간의 통신을 필요로 프로세서들을 IPC를 이용하여 프로세서 간에 상호 연결하기 때문에 제 3 메인 프로세서(140)에서는 프로세서 간 통신을 통하여 신호망 관리를 함으로 망 간에 신호의 흐름을 제어한다.
그리고, 전전자 교환기의 신호 단말을 통하여 서브시스템간 신호가 전송되는 시스템에서, 중계 신호 방식이 R2 방식에서 SS NO.7 망으로 구축되면서 SS NO.7의 기능은 단순히 단국(Signaling End Point, 이하 SEP라 약칭함)기능에서 중계 교환 기능인 STP(Signaling Transfer Point Code) 기능으로 확산됨에 따라서 구조적 변경이 요구되었다.
그러나, 종래의 기술에 있어서는 특정 신호 단말로 메시지 송신이 이루어질 경우 다른 신호 단말은 상대적으로 메시지 전송에 점유 권한이 짧으므로 실시간 처리에 부적합한 결점이 있으며, 신호 단말(106∼112), (126∼132)과 메시지 처리 프로세서가 분리되어 신호 전송부(Signaling Transfer Part, 이하 STP라 약칭함)에서 정합 교환 서브시스템(Access Switching Subsystem, 이하 ASS라 약칭함)까지 메시지 송수신에 메시지 지연 사유가 발생하는 결점이 있다.
본 발명은 상술한 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 이러한 STP기능의 핵심은 메시지의 수신으로 라우팅에 이르기 까지 평균 20ms를 만족하기 위하여 구조적으로 볼 때 하드웨어 경로를 단순화 시켜 메시지 처리 시간을 단축시켜 MTP 레벨의 각 계층별 통합한 전전자 교환기에서의 통합 공통선 신호 장치를 제공하는 데에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 물리적 설비와의 억세스를 담당하는 1 계층 정합부와, 1 계층 정합부 내에서 MTP 프로세서가 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드와 통신할 수 있도록 제어하는 프로세서간 통신 정합부와, 1 계층 정합부 내에서 타임 스위치와 연결되어 타임 스위치를 통해 입력된 해당 신호를 송/수신하여 임의의 가입자 정합 서브시스템 간을 연결하는 타임 스위치 정합부와, 1 계층 정합부 내에서 타임 스위치로부터 수신한 정보를 타임 스위치 정합부에서 수신하여 기 설정된 2 계층 프로세서와 정합할 수 있도록 해당 타임 슬롯을 분배하는 타임 슬롯 분배부와, 데이터 링크 상에서 신호 또는 다른 메시지로의 에러없는 전송에 대한 과정을 담당하는 2 계층 프로세서와, 2 계층 프로세서 내에서 타임 슬롯 분배부로부터 시리얼 통신을 이용하여 2 계층 메시지를 수신하는 제 1 시리얼 통신 채널과, 2 계층 프로세서 내에서 각 신호 단위에 포함된 체크 비트의 오류 검출하고 오류 복구하여 제 1 시리얼 통신 채널을 통하여 데이터를 전송하도록 하는 2 계층 프로토콜 처리부와, 2 계층 프로세서 내에서 제 1 시리얼 통신 채널을 통하여 시리얼 데이터를 수신하여 데이터를 각각의 데이터와 레지스터로 전환하여 출력하는 중재부와, 중재부로부터 입력된 데이터 전송 속도의 차이를 보상하여 전송하는 2, 3 계층 메시지 처리부와, 중재부로부터 입력된 2 계층의 레지스터 정보를 입력 받아 이를 저장하는 2 계층 상태 레지스터와, 전송 기능과 각각의 신호 링크 동작과는 독립적인 동작을 수행하는 3 계층 프로세서와, 프로세서간 통신 정합부와 연결되어 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드로 메시지를 송신하는 제 2 시리얼 통신 채널과, 2, 3 계층 메시지 처리부의 내용을 쓰거나 또는 읽어서 2, 3 계층 간의 통신이 이루어지도록 하고 MTP 내의 라우팅 정보에 의하여 프로세서간 통신 정합부를 통해 메시지를 송신하는 메시지 전송 처리부와, 2 계층 상태 레지스터에서 수신한 레지스터 정보를 모니터링하여 해당 신호 링크에 해당하는 레지스터 정보가 사용 가능한 링크의 레지스터인가 판단하여 메시지 전송 처리부로 보고하는 상태 레지스터 모니터부를 포함하는 것을 특징으로 하는 전전자 교환기에서의 통합 공통선 신호 장치를 제공한다.
도 1은 종래 기술에 따라 통합 공통선 신호 장치를 설명하기에 적합한 전전자 교환기에서의 블록 구성도,
도 2는 본 발명에 따라 통합 공통선 신호 장치를 설명하기에 적합한 전전자 교환기에서의 블록 구성도.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 1 계층 정합부 202 : 프로세서간 통신 정합부
204 : 타임 스위치 정합부 206 : 타임 슬롯 분배부
210 : 2 계층 프로세서 212 : 제 1 시리얼 통신 채널
214 : 2 계층 프로토콜 처리부 220 : 중재부
230 : 2, 3 계층 메시지 처리부 240 : 2 계층 상태 레지스터
250 : 3 계층 프로세서 252 : 제 2 시리얼 통신 채널
254 : 메시지 전송 처리부 256 : 상태 레지스터 모니터부
본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
도 2를 참조하여 본 발명의 구성에 대하여 살펴보면, 물리적 설비와의 억세스를 담당하는 1 계층 정합부(200)와, 1 계층 정합부(200) 내에서 MTP 프로세서가 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드와 통신할 수 있도록 제어하는 프로세서간 통신 정합부(202)와, 1 계층 정합부(200) 내에서 타임 스위치와 연결되어 타임 스위치를 통해 입력된 해당 신호를 송/수신하여 임의의 가입자 정합 서브시스템(10∼12) 간을 연결하는 타임 스위치 정합부(204)와, 1 계층 정합부(200) 내에서 타임 스위치로부터 수신한 정보를 타임 스위치 정합부(204)에서 수신하여 기 설정된 2 계층 프로세서(210)와 정합할 수 있도록 해당 타임 슬롯을 분배하는 타임 슬롯 분배부(206)와, 데이터 링크 상에서 신호 또는 다른 메시지로의 에러없는 전송에 대한 과정을 담당하는 2 계층 프로세서(210)와, 2 계층 프로세서(210) 내에서 타임 슬롯 분배부(206)로부터 시리얼 통신을 이용하여 2 계층 메시지를 수신하는 제 1 시리얼 통신 채널(212)과, 2 계층 프로세서(210) 내에서 각 신호 단위에 포함된 체크 비트의 오류 검출하고 오류 복구하여 제 1 시리얼 통신 채널(212)을 통하여 데이터를 전송하도록 하는 2 계층 프로토콜 처리부(214)와, 2 계층 프로세서(210) 내에서 제 1 시리얼 통신 채널(212)을 통하여 시리얼 데이터를 수신하여 데이터를 각각의 데이터와 레지스터로 전환하여 출력하는 중재부(220)와, 중재부(220)로부터 입력된 데이터 전송 속도의 차이를 보상하여 전송하는 2, 3 계층 메시지 처리부(230)와, 중재부(220)로부터 입력된 2 계층의 레지스터 정보를 입력 받아 이를 저장하는 2 계층 상태 레지스터(240)와, 전송 기능과 각각의 신호 링크 동작과는 독립적인 동작을 수행하는 3 계층 프로세서(250)와, 프로세서간 통신 정합부(202)와 연결되어 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드로 메시지를 송신하는 제 2 시리얼 통신 채널(252)과, 2, 3 계층 메시지 처리부(230)의 내용을 쓰거나 또는 읽어서 2, 3 계층 간의 통신이 이루어지도록 하고 MTP 내의 라우팅 정보에 의하여 프로세서간 통신 정합부(202)를 통해 메시지를 송신하는 메시지 전송 처리부(254)와, 2 계층 상태 레지스터에서 수신한 레지스터 정보를 모니터링하여 해당 신호 링크에 해당하는 레지스터 정보가 사용 가능한 링크의 레지스터인가 판단하여 메시지 전송 처리부(254)로 보고하는 상태 레지스터 모니터부(256)를 포함하여 구성된다.
도 2를 참조하여 본 발명에 따라 통합 공통선 신호 장치를 설명하기에 적합한 전전자 교환기에서의 블록 구성도에 대하여 상세하게 설명하면, 1 계층 정합부(200)는 프로세서간 통신 정합부(202), 타임 스위치 정합부(204), 타임 슬롯 분배부(206)를 포함하며, 물리적 설비와의 억세스를 담당하며, OSI 모델과 마찬가지로 SS7의 물리적 레벨은 데이터 링크의 전기적, 물리적, 기능적 성격을 정의한다.
프로세서간 통신 정합부(202)는 1 계층 정합부(200) 내에서 MTP 프로세서가 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드와 통신할 수 있도록 제어해 주는 역할을 한다.
타임 스위치 정합부(204)는 1 계층 정합부(200) 내에서 타임 스위치와 연결되어 타임 스위치에서 입력된 해당 신호를 송/수신하여 임의의 가입자 정합 서브시스템(10∼12) 간을 연결한다.
타임 슬롯 분배부(206)는 1 계층 정합부(200) 내에서 타임 스위치로부터 수신한 정보를 타임 스위지 정합부(204)에서 수신하여 2 계층 프로세서(210)와 정합할 수 있도록 해당 타임 슬롯을 분배한다.
2 계층 프로세서(210)는 제 1 시리얼 통신 채널(212)과 2 계층 프로토콜 처리부(214)를 포함하여 구성되며, OSI 계층의 2 계층과 상응하는 역할을 한다. 링크 레벨은 데이터 링크 상에서 시그널링 혹은 다른 메시지로의 에러없는 전송에 대한 과정과 기능을 정의한다.
제 1 시리얼 통신 채널(212)은 2 계층 프로세서(210) 내에서 시리얼 통신을 이용하여 2 계층 메시지를 수신하고 2 계층 처리부에 의하여 메시지를 처리한다.
2 계층 프로토콜 처리부(214)는 2 계층 프로세서(214) 내에서 각 신호 단위에 포함된 체크 비트의 에러 검출을 하며, 에러 검출된 데이터에 대한 수정을 수행하여 신호 유니트 에러 비율에 감시에 의한 신호 링크 오류 감지와 신호 링크를 복구한다.
중재부(220)는 2 계층 프로세서와 2, 3 계층 메시지 처리부(230), 2 계층 상태 레지스터(240) 사이의 송수신 되는 데이터의 중재역할을 하는 부분으로 시리얼 통신 채널을 통하여 입력된 데이터를 데이터와 레지스터를 각각의 데이터와 레지스터로 전환하여 출력한다.
2, 3 계층 메시지 처리부(230)는 중재부(220)로부터 입력된 데이터 전송 속도의 차이를 보상하며, 중재부(220)로부터 입력된 데이터를 3 계층 프로세서로 전송한다.
2 계층 상태 레지스터(240)는 중재부(220)로부터 입력된 2 계층의 레지스터 정보를 입력 받아 이를 저장하는 역할을 한다.
3 계층 프로세서(250)는 제 2 시리얼 통신 채널(252), 메시지 전송 처리부(254), 상태 레지스터 모니터부(256)로 구성되고 OSI 모델의 3 계층과 상응하는 역할을 하며, 네트웍 레벨은 전송 기능과 각각의 신호 링크 동작과는 독립적인 제어를 정의한다.
제 2 시리얼 통신 채널(252)은 1 계층 정합부(200)의 프로세서간 통신 정합부(202)와 연결되어 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드로 메시지를 송신한다.
메시지 전송 처리부(254)는 2, 3 계층 메시지 처리부(230)의 내용을 쓰거나 또는 읽어서 2, 3 계층 사이의 통신이 이루어지고 MTP 내의 라우팅 정보에 의하여 1 계층 정합부(200)의 프로세서간 통신 정합부(202)를 통해 메시지를 송신한다.
상태 레지스터 모니터부(256)는 2 계층 상태 레지스터(240)에서 수신한 레지스터 정보를 모니터링하여 해당 신호 링크에 해당하는 레지스터 정보가 사용 가능한 경우면, 메시지 전송 처리부(254)로 해당 신호 링크가 사용 가능함으로 알려 이를 사용하도록 하고, 해당 신호 링크가 사용중이거나 기타의 오류 상태로 인하여 신호 링크를 사용할 수 없는 경우면, 이를 메시지 전송 처리부(254)로 알려 해당 신호 링크를 사용하지 못하도록 한다.
특정 장치와 관련하여 본 발명의 원리를 전술하였는데, 이러한 기술된 바는 단지 예시에 불과하며, 첨부된 특허 청구 범위에서 기술된 바와 같은 본 발명의 기술 사상에 한정되는 것은 아니다.
이상 설명한 바와 같이, 본 발명은 특정 신호 단말로 메시지 송신이 이루어질 경우 하나의 인쇄 회로 기판 내에 다수의 신호 단말과 신호 메시지 처리 기능이 통합되어 있음으로 인하여 특정 신호 단말로 신호가 집중되는 것을 방지하며, 실시간으로 처리가 가능하므로 공통선 신호 방식의 장치에서의 병목 현상을 방지하는 효과가 있다.

Claims (1)

  1. 물리적 설비와의 억세스를 담당하는 1 계층 정합부(200);
    상기 1 계층 정합부(200) 내에서 MTP 프로세서가 메인 프로세서 및 타 ASS 내의 기 설정된 2, 3 계층 통합 보드와 통신할 수 있도록 제어하는 프로세서간 통신 정합부(202);
    상기 1 계층 정합부(200) 내에서 기 설정된 타임 스위치와 연결되어 상기 타임 스위치를 통해 입력된 해당 신호를 송/수신하여 임의의 가입자 정합 서브시스템(10∼12) 간을 연결하는 타임 스위치 정합부(204);
    상기 1 계층 정합부(200) 내에서 상기 타임 스위치로부터 수신한 정보를 상기 타임 스위치 정합부(204)에서 수신하여 기 설정된 2 계층 프로세서(210)와 정합할 수 있도록 해당 타임 슬롯을 분배하는 타임 슬롯 분배부(206);
    데이터 링크 상에서 신호 또는 다른 메시지로의 에러없는 전송에 대한 과정을 담당하는 2 계층 프로세서(210);
    상기 2 계층 프로세서(210) 내에서 상기 타임 슬롯 분배부(206)로부터 시리얼 통신을 이용하여 2 계층 메시지를 수신하는 제 1 시리얼 통신 채널(212);
    상기 2 계층 프로세서(210) 내에서 각 신호 단위에 포함된 체크 비트의 오류 검출하고 오류 복구하여 상기 제 1 시리얼 통신 채널(212)을 통하여 데이터를 전송하도록 하는 2 계층 프로토콜 처리부(214);
    상기 2 계층 프로세서(210) 내에서 상기 제 1 시리얼 통신 채널(212)을 통하여 시리얼 데이터를 수신하여 데이터를 각각의 데이터와 레지스터로 전환하여 출력하는 중재부(220);
    상기 중재부(220)로부터 입력된 데이터 전송 속도의 차이를 보상하여 전송하는 2, 3 계층 메시지 처리부(230);
    상기 중재부(220)로부터 입력된 2 계층의 레지스터 정보를 입력 받아 이를 저장하는 2 계층 상태 레지스터(240);
    전송 기능과 각각의 신호 링크 동작과는 독립적인 동작을 수행하는 3 계층 프로세서(250);
    상기 프로세서간 통신 정합부(202)와 연결되어 메인 프로세서 및 타 ASS 내의 2, 3 계층 통합 보드로 메시지를 송신하는 제 2 시리얼 통신 채널(252);
    상기 2, 3 계층 메시지 처리부(230)의 내용을 쓰거나 또는 읽어서 2, 3 계층 간의 통신이 이루어지도록 하고 MTP 내의 라우팅 정보에 의하여 프로세서간 통신 정합부(202)를 통해 메시지를 송신하는 메시지 전송 처리부(254);
    상기 2 계층 상태 레지스터(240)에서 수신한 레지스터 정보를 모니터링하여 해당 신호 링크에 해당하는 레지스터 정보가 사용 가능한 링크의 레지스터인가 판단하여 상기 메시지 전송 처리부(254)로 보고하는 상태 레지스터 모니터부(256)를 포함하는 것을 특징으로 하는 전전자 교환기에서의 통합 공통선 신호 장치.
KR1019970081719A 1997-12-31 1997-12-31 전전자 교환기에서의 통합 공통선 신호 장치 KR100266257B1 (ko)

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