KR100265975B1 - Apparatus for dual redundancy in computer system - Google Patents

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Abstract

PURPOSE: A system duplexer is provided to remove instability of a memory collision by additionally setting a memory area needed to operate a processor. CONSTITUTION: An active processor(10) includes a first memory(12) and a first sharing memory(14) storing a data. A standby processor(20) is connected to the active processor(10), and has a second memory(22) and a second sharing memory(24). The active processor(20) accesses the first sharing memory(14) and the second sharing memory(24) at the same time. When the standby processor(20) is activated because of a malfunction of the active processor, the standby processor(20) accesses the second sharing memory(24) and the first sharing memory(14) at the same time, a crossbar switch(30) performs a switching action for a data recording.

Description

시스템의 이중화 장치System redundancy

본 발명은 프로세서의 이중화 장치에 관한 것으로, 더욱 상세하게는 액티브 프로세서와 스탠바이 프로세서가 각각의 사용 메모리와 공유 메모리를 구비하고, 스위칭 수단에 의해 공유 메모리에 동일한 데이터를 저장함으로써 액티브 프로세서의 백업 기능을 갖는 스탠바이 프로세서를 포함하는 프로세서의 이중화 장치에 관한 것이다.The present invention relates to a redundant device of a processor, and more particularly, an active processor and a standby processor each have a used memory and a shared memory, and the backup function of the active processor is stored by storing the same data in the shared memory by switching means. It relates to a duplexing device of a processor including a standby processor having.

각종 컴퓨터나 서버는 그것이 기능을 수행하는 도중에 파워의 중단이나 프로그램의 오류과 같은 여러 가지 원인에 의해 작동에 장애를 일으켜 기능이 정지되는 수가 있다. 한 컴퓨터가 비정상적으로 작동이 중지되어 그 프로세서가 작업하고 있던 데이터가 소실되는 경우에, 그것을 그대로 복구하지 못한다면 엄청난 손실을 가져올 염려가 있다.Various computers or servers may stop working due to various causes such as power interruption or program error while performing their functions. If a computer stops working abnormally and loses the data the processor was working on, it can cause huge loss if it cannot be recovered.

이러한 문제점을 해결하고자 작동하는 액티브 프로세서가 비정상적으로 중지되었을 때 액티브 프로세서 대신에 작동하는 스탠바이 프로세서를 제공하고 작업중이던 메모리를 유지하려는 여러 가지 방법이 제시되었다.To solve this problem, various methods have been proposed to provide a standby processor operating instead of the active processor when the active processor stops abnormally and to maintain the working memory.

한국 특허공개 제 97-72878 호는 제 1 및 제 2 CPU를 제공하고 제 1 CPU 내부의 캐쉬 메모리를 주메모리에 기록할 때 그 데이터를 동시쓰기 제어부가 제 2 CPU의 제 2주메모리에 기록함으로써 이중화를 하는 방법을 개시한다. 이 방법에 의하면 제 1 CPU가 제 1 주메모리에 데이터를 기록하는 속도가 낮을 때는 동시쓰기 제어부가 이를 알아차려 제 2 동시쓰기 제어부를 거쳐 제 2 메모리에 기록하는 것이 가능하여 이중화를 달성할 수 있다. 그러나, CPU의 속도가 일정 수준 이상이 되면 동시쓰기 제어부가 주메모리에 기록되는 데이터를 따라가지 못하기 때문에, 결국 백업 데이터를 형성할 수 없어 이중화에 실패하게 된다. 특히, CPU의 속도가 더욱더 빨라지고 처리하는 데이터가 많아지는 실정을 고려하면, 이 방법에 의한 이중화 방법은 뚜렷한 한계를 가지고 있다.Korean Patent Laid-Open No. 97-72878 provides a first and a second CPU and when the cache memory inside the first CPU is written to the main memory, the simultaneous write control unit writes the data to the second main memory of the second CPU. Disclosed is a method of redundancy. According to this method, when the speed at which the first CPU writes data to the first main memory is low, the simultaneous write control unit may recognize the data and write the data to the second memory via the second simultaneous write control unit, thereby achieving redundancy. . However, when the speed of the CPU is higher than a certain level, since the simultaneous write control unit cannot catch up with the data recorded in the main memory, the backup data cannot be formed eventually, and the duplication fails. In particular, considering the fact that the speed of the CPU is faster and more data is processed, the duplication method by this method has a distinct limitation.

한국 특허공개 제 97-49596 호는 이중 시스템 버스 구조를 지원하는 이중 시스템 정합 장치에 관한 것으로 시스템 버스 정합기를 통해 데이터를 전달함으로써 이중화를 시도하고 있다. 그러나, 정합기 버스 방식의 이중화도 역시 CPU의 속도가 일정 수준 이상이 되면 데이터 전달에 장애를 일으키는 문제점이 있다.Korean Patent Laid-Open Publication No. 97-49596 relates to a dual system matching device supporting a dual system bus structure, and attempts redundancy by transferring data through a system bus matcher. However, the redundancy of the matcher bus method also causes a problem in data transfer when the CPU speed is higher than a certain level.

이와 같이, 고속화 대용량화 되어 가는 프로세서의 이중화를 달성하기 위해 한국 특허공개 제 97-12196 호는 제 1 프로세서와 제 2 프로세서가 동일한 공유 메모리를 갖도록 공유 메모리부를 제공한다. 이 방법에 의하면 공유 메모리가 유지되는 경우에는 제 2 프로세서가 이를 이용하여 작동할 수 있으나, 제 1 프로세서의 장애와 동시에 공유 메모리부도 장애를 일으키는 경우에는 데이터가 소실되어 제 2 프로세서가 백업 기능을 수행할 수 없게 된다.As such, in order to achieve duplication of a processor that is becoming faster and larger in capacity, Korean Patent Laid-Open Publication No. 97-12196 provides a shared memory unit so that a first processor and a second processor have the same shared memory. According to this method, when the shared memory is maintained, the second processor can operate using the same. However, when the shared memory unit fails at the same time as the failure of the first processor, data is lost and the second processor performs a backup function. You will not be able to.

본 발명은 이와 같은 종래 기술의 문제점을 감안하여 안출된 것으로, 그 목적은 데이터의 이중화를 위하여 사용 메모리와 작업 메모리를 구비한 프로세서를 갖는 시스템의 이중화 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems of the prior art, and an object thereof is to provide a redundancy device for a system having a processor having a working memory and a working memory for duplication of data.

본 발명의 다른 목적은 대용량의 데이터를 고속으로 처리하는 시스템의 이중화에 적합한 장치를 제공하는 것이다.Another object of the present invention is to provide an apparatus suitable for redundancy of a system for processing a large amount of data at high speed.

도 1은 본 발명에 따른 시스템의 이중화 장치의 구성을 보인 블록도,1 is a block diagram showing the configuration of a redundancy device of a system according to the present invention;

도 2는 크로스바 스위치의 구성을 개략적으로 보인 도면.2 is a view schematically showing the configuration of a crossbar switch;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10: 액티브 프로세서 12: 제 1 사용 메모리10: active processor 12: first use memory

14: 제 1 공유 메모리 20: 스탠바이 프로세서14: first shared memory 20: standby processor

22: 제 2 사용 메모리 24: 제 2 공유 메모리22: second shared memory 24: second shared memory

30: 스위칭부30: switching unit

이와 같은 본 발명의 목적은, 작업 수행과 관련된 제 1 사용 메모리와 데이터를 저장하는 제 1 공유 메모리를 갖는 액티브 프로세서와, 상기 액티브 프로세서에 연결되고, 작업 수행과 관련된 제 2 사용 메모리와 데이터를 저장하는 제 2 공유 메모리를 갖는 스탠바이 프로세서와, 상기 액티브 프로세서가 상기 제 1 공유 메모리와 상기 제 2 공유 메모리에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하는 스위칭 수단을 포함하는 시스템의 이중화 장치에 의해 달성될 수 있다.An object of the present invention is to provide an active processor having a first shared memory associated with performing a task and a first shared memory for storing data, and a second used memory associated with the active processor and storing data associated with performing a task. A standby processor having a second shared memory, and switching means for switching the active processor to write data to be stored by simultaneously accessing the first shared memory and the second shared memory. Can be.

도 1은 본 발명에 따른 시스템의 이중화 장치의 구성을 개략적으로 도시한다. 본 발명에 따른 장치는 액티브 프로세서(10)와 스탠바이 프로세서(20)를 구비하며, 액티브 프로세서(10)는 제 1 사용 메모리(12)와 제 1 공유 메모리(14)를 갖고 스탠바이 프로세서(20)는 제 2 사용 메모리(22)와 제 2 공유 메모리(24)를 갖는다.1 schematically shows a configuration of a redundancy device of a system according to the present invention. The apparatus according to the invention has an active processor 10 and a standby processor 20, which has a first used memory 12 and a first shared memory 14 and the standby processor 20 It has a second used memory 22 and a second shared memory 24.

액티브 프로세서(10)는 작동을 수행하면서 프로세서의 작동에 직접 관련된 데이터는 제 1 사용 메모리(12)를 사용하여 처리하고, 저장이 필요한 데이터는 제 1 공유 메모리(14)에 저장한다. 이 때 액티브 프로세서(10)는 데이터를 제 1 공유 메모리(14)에 저장함과 동시에 스위칭부(30)를 통해 데이터를 전달하여 제 2 공유 메모리(24)에 저장한다. 따라서, 데이터는 제 1 공유 메모리(14) 및 제 2 공유 메모리(24)에 동시에 기록되기 때문에, 액티브 프로세서(10)에 장애가 발생하였을 때 스탠바이 프로세서(20)는 제 2 공유 메모리(24)에 저장된 데이터를 이용하여 작동할 수 있다. 스탠바이 프로세서(20)는 작동에 직접 관련된 데이터는 제 2 사용 메모리(22)를 통해 처리되며, 저장이 필요한 데이터는 제 2 공유 메모리(24)에 저장된다.The active processor 10 processes the data directly related to the operation of the processor while performing the operation using the first used memory 12, and stores the data that needs to be stored in the first shared memory 14. At this time, the active processor 10 stores the data in the first shared memory 14 and transfers the data through the switching unit 30 to the second shared memory 24. Thus, since data is written to the first shared memory 14 and the second shared memory 24 at the same time, the standby processor 20 is stored in the second shared memory 24 when the active processor 10 fails. Can work with data. The standby processor 20 processes data directly related to the operation through the second use memory 22, and data that needs to be stored is stored in the second shared memory 24.

이와 같이 사용 메모리와 공유 메모리로 영역을 분할함으로써 프로세서의 작동에 필요한 메모리 때문에 발생할 수 있는 공유 메모리에서의 충돌을 예방할 수 있다. 즉, 액티브 프로세서(10)가 정상적으로 작동할 때도 스탠바이 프로세서(20)가 작동 상태를 유지하여야 하므로 작동에 필요한 데이터를 처리할 수 있도록 제 2 사용 메모리(22)가 필요한 것이다. 이는 반대의 경우에도 마찬가지이다.By dividing the area into the used memory and the shared memory in this way, conflicts in the shared memory that may occur due to the memory required for the operation of the processor can be prevented. That is, since the standby processor 20 should maintain the operating state even when the active processor 10 operates normally, the second used memory 22 is required to process data necessary for operation. The same is true for the opposite case.

스위칭부(30)는 데이터 전달의 통로이면서 동시에 데이터 흐름의 방향을 제어하는 기능을 한다. 액티브 프로세서(10)가 제 1 공유 메모리(14)에 데이터를 기록할 때 스위칭부(30)는 그 데이터가 제 2 공유 메모리(24)에도 동일하게 기록될 수 있도록 데이터의 흐름을 제어한다. 즉, 액티브 프로세서(10)는 제 1 및 제 2 공유 메모리에 동시에 억세스하여 동일한 데이터를 저장한다.The switching unit 30 functions as a passage for data transmission and at the same time controls the direction of data flow. When the active processor 10 writes data to the first shared memory 14, the switching unit 30 controls the flow of data so that the data can be written to the second shared memory 24 in the same manner. That is, the active processor 10 simultaneously accesses the first and second shared memories and stores the same data.

스위칭부(30)로서 데이터의 전달과 방향의 제어를 위해 버퍼 버스가 사용될 수 있으나, 버퍼는 사용되는 칩의 개수가 많고 제어 로직이 복잡하며 지연시간이 증가하는 문제점이 있다. 버퍼에 의한 시간 지체는 약 3 나노초(nS) 이상으로, 프로세서와 공유 메모리의 데이터 처리 속도가 일정 수준 이상이 되면 시간 지체에 의해 장애를 일으킬 염려가 있다. 또한, 버퍼의 방향 제어에 착오가 생기는 경우가 많아 시스템의 신뢰성 있는 이중화에 실패할 가능성이 있다.A buffer bus may be used as the switching unit 30 to control data transfer and direction, but the buffer has a large number of chips used, complicated control logic, and increased delay time. The time delay caused by the buffer is about 3 nanoseconds (nS) or more, and when the data processing speed of the processor and the shared memory becomes higher than a certain level, the time delay may cause a failure by the time delay. In addition, errors often occur in the direction control of the buffer, and there is a possibility that reliable duplication of the system may fail.

본 발명에서는 스위칭부(30)로서 크로스바 스위치(crossbar switch)를 사용하는 것이 바람직하다. 크로스바 스위치는 도 2에 나타낸 바와 같이 복수개의 MOS 트랜지스터(T)를 포함하여 구성되며, 복수개의 게이트(A1, A2, B1, B2)를 갖는다. 크로스바 스위치는 프로세서의 제어 신호에 따라 게이트를 스위칭함으로써 데이터의 흐름을 제어한다. 크로스바 스위치는 시간 지체가 250 피코초(FS)에 불과하여 고속의 데이터 처리에도 거의 문제를 발생하지 않는다.In the present invention, it is preferable to use a crossbar switch as the switching unit 30. As shown in FIG. 2, the crossbar switch includes a plurality of MOS transistors T and has a plurality of gates A1, A2, B1, and B2. The crossbar switch controls the flow of data by switching the gate according to the processor's control signal. The crossbar switch has a time lag of only 250 picoseconds (FS), which causes little problem with high-speed data processing.

따라서, 기존 저속의 시스템을 고속으로 업데이트하였을 때 버퍼 버스에 의한 스위칭 수단은 바로 시간 지체에 의한 처리 장애를 일으킬 수 있으나, 크로스바 스위치를 사용한 본 발명의 스위칭부는 CPU의 처리 속도를 능가하기 때문에 신뢰성 있는 이중화를 구현할 수 있다. 크로스바 스위치는 텍사스 인스트루먼트사 등에 의해 상용화되어 있으며, 메모리 모듈로서 사용되고 있다(미국 특허 제 5,283,877 호 참조).Therefore, when the existing low speed system is updated at high speed, the switching means by the buffer bus may cause processing failure due to time lag, but the switching part of the present invention using the crossbar switch is more reliable because it exceeds the processing speed of the CPU. Redundancy can be implemented. Crossbar switches are commercially available from Texas Instruments Inc. and the like and are used as memory modules (see US Pat. No. 5,283,877).

본 발명에 따라서, 액티브 프로세서가 제 1 및 제 2 공유 메모리에 동시에 데이터를 저장하면서 작동하다가 장애가 발생하였을 때 장애 신호에 따라 스탠바이 프로세서가 즉시 제 2 공유 메모리의 데이터를 사용하며 작동을 시작하여 액티브 프로세서로서 기능한다. 장애중인 프로세서의 복구가 끝난 프로세서는 스탠바이 프로세서로서 대기 상태가 되는 것이다. 따라서, 크로스바 스위치는 필요에 따라 액티브 프로세서 또는 스탠바이 프로세서로부터 신호를 받아 공유 메모리에 동일한 데이터를 저장하도록 스위칭한다.According to the present invention, when the active processor operates while simultaneously storing data in the first and second shared memories, and when a failure occurs, the standby processor immediately uses the data in the second shared memory and starts operation according to the failure signal. Function as. After the failed processor is recovered, the standby processor is a standby processor. Thus, the crossbar switch receives a signal from an active processor or standby processor as necessary and switches to store the same data in shared memory.

이상 설명으로부터 명백한 바와 같이, 본 발명에 따른 시스템의 이중화 장치는 프로세서의 작동에 필요한 메모리 영역을 별도로 설정하여 메모리의 충돌에 의한 불안정성을 해소하고, 특히 크로스바 스위치를 스위칭 수단으로 사용하여 스위칭부에 의한 시간 지체를 최소화하여 대용량의 데이터를 고속으로 처리하는 시스템의 이중화에 적합하다. 특히 고속으로 대용량의 데이터를 처리하는 교환 시스템을 포함한 대형 시스템의 이중화에 대한 적응성이 높다는 특징이 있다.As is apparent from the above description, the redundant device of the system according to the present invention eliminates instability due to memory collision by separately setting memory areas necessary for the operation of the processor, and in particular, by using the crossbar switch as a switching means. It is suitable for the redundancy of a system that processes a large amount of data at high speed by minimizing time delay. In particular, it is characterized by high adaptability to the redundancy of large systems, including switching systems that process large amounts of data at high speed.

Claims (1)

작업 수행과 관련된 제1 사용 메모리(12)와 데이터를 저장하는 제1 공유 메모리(14)를 갖는 액티브 프로세서(10)와,An active processor 10 having a first used memory 12 associated with performing a task and a first shared memory 14 storing data; 상기 액티브 프로세서(10)에 연결되고, 작업 수행과 관련된 제2 사용 메모리(22)와 데이터를 저장하는 제2 공유 메모리(24)를 갖는 스탠바이 프로세서(20)와,A standby processor 20 coupled to the active processor 10 and having a second shared memory 22 for storing work and a second shared memory 24 for storing data; 상기 액티브 프로세서(20)가 상기 제1 공유 메모리(14)와 상기 제2 공유 메모리(24)에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하며, 상기 액티브 프로세서(10)에 장애가 발생하여 상기 스탠바이 프로세서(20)가 액티브 되었을 때 상기 스탠바이 프로세서(20)가 상기 제2 공유 메모리(24) 및 상기 제1 공유 메모리(14)에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하는 크로스바 스위치(30)를 포함하는 시스템의 이중화장치.The active processor 20 switches to simultaneously write the data to be stored by accessing the first shared memory 14 and the second shared memory 24 simultaneously, and the active processor 10 fails and the standby processor ( A system comprising a crossbar switch 30 which switches the standby processor 20 to simultaneously access the second shared memory 24 and the first shared memory 14 and write data to be stored when 20 is activated. , Redundancy device.
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