KR100263059B1

KR100263059B1 - Reset circuit

Info

Publication number: KR100263059B1
Application number: KR1019930010318A
Authority: KR
Inventors: 나상주; 임성모
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1993-06-08
Filing date: 1993-06-08
Publication date: 2000-08-01
Also published as: KR950002224A

Abstract

PURPOSE: A reset circuit is provided to perform a stable operation with regard to an unstable power at a normal mode and to reduce a power consumption at a battery backup mode. CONSTITUTION: A mode control signal generator(41,42,43) receives a mode set signal(CKST) and a mode release signal(CE). The mode control signal generator generates a battery backup mode signal in response to an input of the mode set signal and a normal mode signal in response to an input of the mode release signal. A control part has a switch section(51,52) connected between the first node(N1) and a power terminal and a current control section(53) connected between the first node(N1) and a ground terminal. A control terminal of the switch section is connected to an output of the mode control signal generator. The control part supplies a power to the first node when the normal mode signal is applied from the mode control signal generator. The current control section limits a current path of the power to bypass a current of a predetermined level. The control part interrupts the power supplied to the first node(N1) when the battery backup mode signal is received. A reset part(61-67) generates the first reset signal at power-on and the second reset signal when a potential of the first node becomes a ground potential.

Description

Reset circuit

제1도는 종래의 전원 온 리세트 회로의 제1구성도1 is a first configuration diagram of a conventional power-on reset circuit.

제2도는 종래의 전원 온리세트 회로의 제2구성도2 is a second configuration diagram of a conventional power supply only reset circuit.

제3도는 종래의 전원 온리세트 회로의 제3구성도3 is a third configuration diagram of a conventional power supply only reset circuit.

제4도는 본 발명에 따른 전원 온 리세트 회로의 구성도4 is a configuration diagram of a power-on reset circuit according to the present invention.

제5도는 제4도의 각부 동작 파형도.5 is an operating waveform diagram of each part of FIG.

본 발명은 리세트 회로에 관한 것으로, 특히 전원 온 리세트 기능 구현시 전류의 소모를 줄이면서 안정되게 리세트 기능을 수행할 수 있는 회로에 관한 것이다.The present invention relates to a reset circuit, and more particularly to a circuit capable of performing a stable reset function while reducing the consumption of current when implementing the power-on reset function.

일반적으로 전원 온 리세트(power on reset)회로는 반도체 집적 회로 및 기타의 전자 회로에 전원을 인가하는 경우 시스템을 초기화하는 목적으로 사용된다. 이런 전원 온 리세트 회로는 기본적으로 트랜지스터와 캐패시터를 이용하여 초기에 전원이 인가될 시 일정 시간 동안 시스템을 초기화시킬 수 있는 리세트 신호를 발생시킨 후, 시스템이 안정화되면 이 리세트 신호를 해제시키는 동작을 수행한다. 그러나 위와 같은 전원 온 리세트 회로는 트랜지스터와 캐패시터로 구성되더 있으므로, 전원의 상태에 따라 불안정한 동작을 나타낼 수 있다.In general, a power on reset circuit is used to initialize a system when power is applied to semiconductor integrated circuits and other electronic circuits. Such a power-on reset circuit basically uses a transistor and a capacitor to generate a reset signal for initializing the system for a predetermined time when power is initially applied, and then releases the reset signal when the system is stabilized. Perform the action. However, since the power-on reset circuit is composed of a transistor and a capacitor, it may exhibit unstable operation depending on the state of the power supply.

제1도-제3도는 종래의 전원 온 리세트 회로의 구성을 도시하는 도면으로, 먼저 제1도의 전원 온 리세트 동작을 살펴보면, 초기에 전원 VDD가 인가될 시 피모오스트랜지스터 11은 턴온되며 캐패시터 12에는 전하가 충전되어 있지 않은 상태가 된다. 그러므로 캐패시터12는 전화를 충전하기 시작하며, 이로인해 인버터15로부터 출력 되는 리세트신호 POR의 논리는 하이 논리 신호가 된다. 따라서 시스템은 초기 전원 온 리세트 동작을 수행하게 된다. 이런 전원 온 리세트 동작에서 상기 캐패시터12에는 전하가 충전되며, 키패시터12에 전하의 충전이 완료되면 인버터15는 로우 논리 신호를 출력하여 전원 온 리세트 동작을 해제시킨다. 여기서 상기 리세트신호 POR의 주기는 캐패시터12의 충전 시간 및 인버터13-15의 지연 시간에 의해 결정된다. 또한 제2도와 같은 전원 온 리세트 회로의 동작을 살펴보면, 전원VDD가 인가되는 순간 엔모오스트랜지스터22가 턴온되며, 캐피시터12에 전하가 충전되기 시작한다. 그러므로 인버터24는 리세트신호 POR을 하이 논리 신호로 출력하여, 시스템은 전원 온 리세트 동작을 수행한다. 그리고 캐패시터21에 전하가 충전완료되면, 인버터24는 리세트신호 POR 을 로우 논리 신호로 출력한다. 그러므로 상기 제1도의 전원 온 리세트 과정과 유사하게 수행됨을 알 수 있다.1 through 3 are diagrams illustrating a configuration of a conventional power-on reset circuit. First, when the power-on reset operation of FIG. 1 is performed, PIO transistor 11 is turned on when a power supply VDD is initially applied, and a capacitor At 12, the charge is not charged. Therefore, capacitor 12 starts to charge the phone, whereby the logic of the reset signal POR output from inverter 15 becomes a high logic signal. Thus, the system will perform an initial power-on reset operation. In this power-on reset operation, the capacitor 12 is charged with charge, and when the charge of the capacitor 12 is completed, the inverter 15 outputs a low logic signal to cancel the power-on reset operation. The period of the reset signal POR is determined by the charging time of the capacitor 12 and the delay time of the inverter 13-15. In addition, referring to the operation of the power-on reset circuit as shown in FIG. 2, as soon as the power supply VDD is applied, the MOS transistor 22 is turned on and the capacitor 12 begins to charge. Therefore, the inverter 24 outputs the reset signal POR as a high logic signal, so that the system performs a power-on reset operation. When charge is completed on the capacitor 21, the inverter 24 outputs the reset signal POR as a low logic signal. Therefore, it can be seen that it is performed similarly to the power-on reset process of FIG.

그러나 상기와 같은 전원 온 리세트 방법은 전원 온 리세트 동작이 완료되어 전원 VDD가 안정화되면 전원 온 리세트 회로로 흐르는 전류는 거의 제로가 되어 배터리를 사용하는 시스템에 사용할 수는 있으나, 전류를 제어할 수 있는 회로가 없어 순간적으로 전원VDD가 불안정해지는 경우 불안정한 동작을 하게 된다. 즉, 전원 VDD가 순간적으로 불안정한 상태가 되면 전원 온 리세트 회로가 리세트 동작을 수행하게 되어 시스템의 동작을 리세트시킬 수 있는 문제점이 있었다.However, when the power-on reset operation is completed and the power supply VDD is stabilized, the power-on reset method as described above can be used in a system using a battery because the current flowing to the power-on reset circuit becomes almost zero, but the current is controlled. If the power supply VDD becomes unstable at the moment because there is no circuit that can do it, the operation becomes unstable. That is, when the power supply VDD is momentarily unstable, the power-on reset circuit performs a reset operation, which may reset the operation of the system.

이런 문제점을 해소한 종래의 전원 온 리세트 회로의 구성이 제3도에 도시되어 있다. 제3도의 전원 온 리세트 회로는 제1도 및 제2도와 같은 전원 온 리세트 회로의 변형으로, 전원 온 리세트 회로의 전단에 전류 제어용 모오스트랜지스터를 연결한다. 여기서 전류제어용 모오스트랜지스터의 구성은 전원단과 전원 온 리세트 회로의 입력단 사이에 피모오스트랜지스터30 및 31를 직렬 연결하고, 상기 피모오스트랜지스터31과 접지단 사이에 엔모오스랜지스터32를 연결한다.The configuration of a conventional power-on reset circuit which solves this problem is shown in FIG. The power-on reset circuit of FIG. 3 is a variation of the power-on reset circuit as shown in FIGS. 1 and 2, and connects the MOS transistor for controlling current to the front end of the power-on reset circuit. Here, in the configuration of the current control MOS transistor, the PMOS transistors 30 and 31 are connected in series between the power supply terminal and the input terminal of the power ON reset circuit, and the MOS transistor 32 is connected between the PMOS transistor 31 and the ground terminal.

그러나 제3도와 같은 종래의 전원 온 리세트 회로는 순간적으로 전원이 불안정해지는 경우에 안정되게 동작할 수는 있으나, 항상 전류제어용 모오스트랜지스터를 통해 전류가 흐르게 되므로 전류의 소모가 커져 배터리를 사용하는 시스템에 적용하는 것은 부적합하다.However, the conventional power-on reset circuit as shown in FIG. 3 can operate stably when the power becomes unstable at the moment. However, since the current flows through the current controlling MOS transistor, the current is increased and the battery is used. It is inappropriate to apply to

따라서 본 발명의 목적은 전류 소모를 절약하며 안정되게 동작할 수 있는 전원 온 리세트 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a power-on reset circuit that can operate stably while saving current consumption.

본 발명의 또 다른 목적은 배터리를 사용하는 시스템에서 정상 모드시 불안정한 전원에 대하여 안정된 동작을 수행하며 배터리 백업 모드에서 전류의 소모를 절약할 수 있는 전원 온 리세트 회로를 제공함에 있다.Still another object of the present invention is to provide a power-on reset circuit which performs stable operation with respect to an unstable power supply in a normal mode in a battery system and saves current consumption in a battery backup mode.

상기 목적을 달성하기 위한 본 발명은 전원단과 제1노드 사이에 스위칭수단이 연결되고 제1노드와 접지단 사이에 전류제어수단이 연결되며, 모드제어신호를 수신하는 스위칭수단이 스위칭되어 상기 제1노드로 전원 공급을 제어하는 제어수단과, 전원단 및 제1노드와 연결되며 초기 전원 온 시 제1리세트신호를 발생하며, 제1노드에 전원이 공급이 차단될 시 스위칭되어 제2리세트신호를 발생하는 리세트수단으로 구성된 것을 특징으로 한다.The present invention for achieving the above object is a switching means is connected between the power supply terminal and the first node, the current control means is connected between the first node and the ground terminal, the switching means for receiving a mode control signal is switched to the first Control means for controlling the power supply to the node, connected to the power supply terminal and the first node and generates a first reset signal when the initial power-on, and is switched when the power supply to the first node is cut off, the second reset And reset means for generating a signal.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 발명에 따른 리세트회로의 구체적인 실시예의 도면으로서, 모드제어신호발생수단은 모드세트신호 CKST 및 모드해제신호CE를 수신한다. 상기 모드제어신호발생수단은 모드세트신호 CKST 수신시 세트되어 배터리 백업 모드 신호를 발생하고, 모드해제신호CE 수신시 리세트되어 정상모드신호를 발생한다. 제어수단은 전원단과 제1노드 N1 사이에 스위칭수단이 연결되고 제1노드N1과 접지단 사이에 전류 제어수단이 연결되며, 상기 스위칭수단의 제어단은 상기 모드제어신호발생수단의 출력단과 연결된다. 상기 제어수단은 상기 모드제어신호발생수단으로부터 정상모드 수신시 스위칭수단이 온 스위칭되어 제1노드 N1으로 전원을 인가하며, 전류제어 수단은 상기 제1노드 N1으로 인가되는 전원의 전류 통로를 제한하여 일정레벨의 전류를 바이패스시킨다. 그리고 상기 모드제어신호발생수단으로 부터 배터리 백업 모드 신호 수신시 스위칭수단이 오프 스위칭되어 상기 제1노드 N1으로 공급되는 전원을 차단하며, 이로인해 상기 제1노드 N1은 접지전위가 된다. 리세트수단은 동작전원과 상기 제1노드N1의 신호를 수신한다. 상기 리세트수단은 상기 동작전원이 초기에 공급될 시 전원 온 리세트신호인 제1리세트신호를 발생하며, 상기 제1노드 N1의 전위가 접지전위일시 스위칭되어 제2리세트신호를 발생한다.4 is a diagram of a specific embodiment of the reset circuit according to the present invention, wherein the mode control signal generating means receives the mode set signal CKST and the mode release signal CE. The mode control signal generating means is set upon receiving the mode set signal CKST to generate the battery backup mode signal, and reset upon receiving the mode release signal CE to generate the normal mode signal. In the control means, a switching means is connected between the power supply terminal and the first node N1, and a current control means is connected between the first node N1 and the ground terminal, and the control terminal of the switching means is connected to the output terminal of the mode control signal generating means. . The control means is switched on when the normal mode is received from the mode control signal generation means to apply power to the first node N1, the current control means to limit the current path of the power applied to the first node N1 Bypass a certain level of current. When the battery backup mode signal is received from the mode control signal generating means, the switching means is switched off to cut off the power supplied to the first node N1, whereby the first node N1 becomes the ground potential. The reset means receives an operating power source and a signal of the first node N1. The reset means generates a first reset signal which is a power-on reset signal when the operating power is initially supplied, and switches when the potential of the first node N1 is at the ground potential to generate a second reset signal. .

상기 제4도에서 모드제어신호발생수단은, 모드세트신호CKST를 수신하여 반전하는 인버터41과, 모드해제신호CE와 상기 인버터41의 출력을 수신하여 부논리합하는 노아게이트42와, 상기 노아게이트42의 출력을 세트단으로 수신하고 상기 모드해제 신호 CE를 리세트단으로 수신하며, 두 신호의 논리에 따라 정상모드 또는 배터리 백업 모드의 상태를 나타내는 모드제어신호를 발생하는 래치43으로 구성된다. 제어수단은 전원단에 소오스단이 연결되고 래치43의 출력단이 게이트단에 연결되는 피모오스태린지스터51과, 상기 피모오스트랜지스터51의 드레인단에 소오스단이 연결되고 제1노드N1에 게이트단과 소오스단이 공통으로 연결되는 피모오스트랜지스터52와, 상기 제1노드N1에 드레인단이 접속되고 접지단에 소오스단이 연결되며 전원단에 게이트단이 연결되는 엔모오스트랜지스터53으로 구성된다. 상기 구성에서 피모오스트랜지스터51 및 52는 스위칭수단에 대응되며 엔모오스트랜지스터53은 전류제어수단에 대응된다. 리세트수단은 전원단에 소오스단이 연결되고 제2노드 N2에 게이트단과 드레인단이 공통으로 연결되는 피모오스트랜지스터61과, 상기 제2노드N2에 드레인이 연결되고 접지단에 소오스단이 연결되며 상기 제1노드N1에 게이트단이 연결되는 엔모오스트랜지스터62와, 상기 제1노드N1과 접지단 사이에 연결되는 캐패시터63과, 전원단과 제2노드N2 사이에 연결되는 캐피시터64와, 상기 제2노드N2와 출력단 사이에 직렬 연결되는 인버터66 및 67과, 상기 인버터66의 출력단과 접지단 사이에 연결되는 캐패시터65로 구성된다.In FIG. 4, the mode control signal generating means includes an inverter 41 which receives and inverts the mode set signal CKST, a NOA gate 42 which receives the mode release signal CE and the output of the inverter 41 and performs negative logic, and the NOA gate 42. A latch 43 for receiving the output of the signal at the set stage and receiving the mode release signal CE at the reset stage, and generating a mode control signal indicating the state of the normal mode or the battery backup mode according to the logic of the two signals. The control means includes a PMOS transistor ring 51 having a source terminal connected to a power supply terminal and an output terminal of the latch 43 connected to a gate terminal, a source terminal connected to a drain terminal of the PMO transistor 51, and a gate terminal connected to the first node N1. The PMOS transistor 52 includes a source terminal connected in common, and an NMOS transistor 53 having a drain terminal connected to the first node N1, a source terminal connected to a ground terminal, and a gate terminal connected to a power supply terminal. In the above configuration, the PIO transistors 51 and 52 correspond to the switching means and the ENMO transistors 53 correspond to the current control means. The reset means includes a PIO transistor 61 having a source terminal connected to the power supply terminal, a gate terminal and a drain terminal connected to the second node N2 in common, a drain connected to the second node N2, and a source terminal connected to the ground terminal. An MOS transistor 62 having a gate terminal connected to the first node N1, a capacitor 63 connected between the first node N1 and a ground terminal, a capacitor 64 connected between a power supply terminal, and a second node N2, and the second node; Inverters 66 and 67 connected in series between the node N2 and the output terminal, and a capacitor 65 connected between the output terminal and the ground terminal of the inverter 66.

제5도는 상기 제4도의 각부 동작 파형을 예시하는 도면으로, 모드세트신호CKST발생시 제2리세트신호가 발생되고 모드해제신호CE 발생시 제2리세트신호가 해제되는 과정을 도시하고 있다.FIG. 5 is a diagram illustrating the operation waveforms of the respective parts of FIG. 4, in which a second reset signal is generated when the mode set signal CKST is generated, and a second reset signal is released when the mode release signal CE is generated.

상술한 제4도의 구성에 의거 본 발명을 제5도의 동작 파형도를 참조하여 상세히 설명한다.Based on the configuration of FIG. 4 described above, the present invention will be described in detail with reference to the operation waveform diagram of FIG.

먼저 초기에 전원단으로 동작전원 VDD가 인가되면, 캐패시터63-65는 전하가 충전되지 않은 상태이며, 모오스트랜지스터51-53 및 61은 턴온 상태가 된다. 따라서 캐패시터63-65는 전하를 충전하기 시작한다. 상기와 같이 캐패시터63이 충전동작을 수행하는 경우 제2노드N2에는 하이 전위가 발생된다. 그러므로 인버터67을 통해 출력되는 리세트신호 RES는 하이 논리 신호가 되어 초기 전원 공급에 따른 제1리세트 신호를 발생한다. 따라서 시스템의 제어부는 상기 제1리세트신호에 의해 시스템 초기화 동작을 수행한다. 상기와 같이 제1리세트신호가 발생되는 상태에서는 캐패시터63-65는 충전 동작을 수행하며, 충전이 완료되면 상기 제2노드N2에는 로우전위가 발생된다. 그러면 인버터67을 출력하는 제1리세트신호가 로우 논리 신호로 천이되어 해제되며, 시스템은 초기화 동작을 수행하고 해당하는 기능들을 수행한다.First, when the operating power supply VDD is initially applied to the power supply terminal, the capacitors 63-65 are not charged, and the MOS transistors 51-53 and 61 are turned on. Thus, capacitors 63-65 begin to charge. As described above, when the capacitor 63 performs the charging operation, a high potential is generated at the second node N2. Therefore, the reset signal RES output through the inverter 67 becomes a high logic signal to generate the first reset signal according to the initial power supply. Therefore, the controller of the system performs a system initialization operation by the first reset signal. When the first reset signal is generated as described above, the capacitors 63 to 65 perform a charging operation, and when the charging is completed, a low potential is generated at the second node N2. Then, the first reset signal outputting the inverter 67 transitions to the low logic signal and is released. The system performs an initialization operation and performs corresponding functions.

상기와 같이 초기 전원 온 리세트 기능을 수행하면 동작전원 VDD는 항상 공급 되고 있는 상태가 된다. 이때 상기 동작전원 VDD가 순간적으로 불안정해지는 경우에도 리세트 동작이 수행될 수 있다. 이를 방지하기 위하여 제어수단을 리세트수단의 전단에 연결한다. 그러나 상기와 같은 제어수단은 항상 일정한 량의 전류를 소모하게 되므로, 배터리의 출력을 동작전원 VDD로 사용하는 시스템에서는 이런 리세트회로가 부적합하다. 그러므로 배터리를 사용하는 시스템에서 시스템의 동작모드에 따라 적절하게 제어수단의 동작을 제어함으로서 전류의 소모를 줄이면서 안정된 리세트 동작을 수행할 수 있어야 한다.As described above, when the initial power-on reset function is performed, the operating power VDD is always supplied. In this case, the reset operation may be performed even when the operating power source VDD becomes momentarily unstable. To prevent this, the control means is connected to the front end of the reset means. However, such control means always consume a certain amount of current, so such a reset circuit is not suitable in a system using the output of the battery as the operating power source VDD. Therefore, in a battery-based system, it is necessary to control the operation of the control means appropriately according to the operation mode of the system so that stable reset operation can be performed while reducing current consumption.

일반적으로 배터리를 사용하는 시스템은 정상적으로 동작하는 정상모드(normal mode)와 시스템의 동작이 중지되는 배터리 백업 모드(battery back up mode)를 갖는다. 여기서 정상모드는 동작전원 VDD가 정상적으로 공급되어 시스템이 각각의 기능을 수행하는 상태를 의미하고, 배터리 백업 모드는 시스템이 휴지 상태에 있어 이제까지 수행한 결과를 저장하고 있는 대기 상태를 의미한다. 예를들어 디스플레이 시스템에서 입력이 없는 경우, 시스템은 일정 시간 동안 입력신호를 대기하게 되며, 설정된 시간동안 입력신호가 수신되지 않는 경우 전원을 차단하고 배터리 백업 기능을 수행한다. 그러므로 배터리를 사용하는 시스템은 임의 기능이 종료되고난 후 일정 시간 내에 또 다른 기능이 시작되었는가를 검사하는 수단을 구비하며, 설정된 시간이 경과하도록 기능 수행을 요구하는 입력신호가 발생되지 않으면 모드세트신호CKST를 발생한다. 여기서 상기 모드세트신호CKST는 배터리 백업 모드를 수행 시키는 신호가 된다. 그리고 정상모드 또는 배터리 백업 모드 중에 기능 수행 요구 신호가 발생된 경우에는 모드해제신호CE를 발생한다.In general, a battery-powered system has a normal mode of normal operation and a battery back up mode of stopping the operation of the system. In this case, the normal mode refers to a state in which the operating power VDD is normally supplied and the system performs each function. The battery backup mode refers to a standby state in which the system is in the idle state and stores the results thus far performed. For example, if there is no input in the display system, the system waits for an input signal for a predetermined time, and if no input signal is received for a predetermined time, shuts down the power and performs a battery backup function. Therefore, a battery-powered system has a means for checking whether another function has started within a certain time after the end of a certain function, and if no input signal is required to perform a function for a set time, the mode set signal Generate CKST. The mode set signal CKST is a signal for performing the battery backup mode. When the function execution request signal is generated during the normal mode or the battery backup mode, the mode release signal CE is generated.

먼저 정상모드에서의 동작 과정을 살펴보면, 정상모드에서는 제5도에 도시된 바와 같이 모드세트신호CKST는 로우 논리 신호를 발생되고 모드해제신호CE는 하이 논리 신호로 발생되며, 이로인해 노아게이트42는 로우 논리 신호를 출력한다. 그러면 래치43은 세트단으로 로우 논리 신호를 수신하고 리세트단으로 하이 논리 신호를 수신하므로, 출력단에 로우 논리 신호가 나타난다. 따라서 모드제어신호는 정상 모드 임을 나타내는 로우 논리 신호가 된다. 상기와 같이 모드제어신호가 로우 논리 신호가 발생되면, 피모오스트랜지스터51이 턴온된다. 상기 피모오스트랜지스터51이 턴온되면 게이트단이 제1노드N1에 연결된 피모오스트랜지스터52도 턴온된다.First, in the normal mode, as shown in FIG. 5, the mode set signal CKST generates a low logic signal and the mode release signal CE is generated as a high logic signal. Outputs a low logic signal. Latch 43 then receives a low logic signal at the set end and a high logic signal at the reset end, so that a low logic signal appears at the output. Therefore, the mode control signal becomes a low logic signal indicating that the mode is normal. When the low logic signal is generated as the mode control signal as described above, the PIO transistor 51 is turned on. When the PIO transistor 51 is turned on, the PIO transistor 52 whose gate terminal is connected to the first node N1 is also turned on.

따라서 상기 동작전원VDD가 제1노드N1에서 인가되는 전류 통로가 형성된다. 이때 상기 제1노드N1과 접지단 사이에 연결되는 엔모오스트랜지스터53은 전류제어 기능을 수행한다. 즉, 상기 엔모오스트랜지스터53은 소정의 저항값을 갖도록 설계하여 상기 제1노드N1의 전위가 엔모오스트랜지서62를 턴온시킬 수 있도록 한다. 따라서 상기 동작전원 VDD가 순간적으로 불안정한 상태가 되더라도 엔모오스트랜지스53과 캐패시터63에 의해 제1노드 N1의 전위는 상기 엔모오스트랜지스62가 턴온되면 제2노드N2는 로우 전위를 갖게 되므로, 제5도에 도시된 바와 같이 인버터67를 통해 로우 논리 신호를 출력한다. 따라서 시스템은 순간적으로 동작전원 VDD가 불안정한 경우에도 안정되게 해당하는 기능을 수행한다.Accordingly, a current path through which the operating power source VDD is applied at the first node N1 is formed. At this time, the ENMO transistor 53 connected between the first node N1 and the ground terminal performs a current control function. In other words, the NMOS transistor 53 is designed to have a predetermined resistance value so that the potential of the first node N1 turns on the ENMOS transistor 62. Therefore, even when the operating power supply VDD is momentarily unstable, the potential of the first node N1 is changed to the potential of the first node N1 by the NMOS transistor 53 and the capacitor 63, so that when the ENMOS transistor 62 is turned on, the second node N2 has a low potential. As shown in FIG. 5, a low logic signal is output through the inverter 67. Therefore, the system stably performs the corresponding function even when the operating power supply VDD is unstable momentarily.

두번째로 배터리 백업 모드의 동작을 살펴보면, 제5도에 도시된 바와 같이 모드해제신호CE는 로우 논리 신호로 천이되고 모드세트신호CKST는 하이 논리 신호로 천이되며, 이로인해 노아게이트42는 하이 논리 신호를 출력한다. 그러면 래치43은 세트단으로 하이 논리 신호를 수신하고 리세트단으로 로우 논리 신호를 수신하므로 출력단으로 하이 논리 신호를 출력한다. 따라서 모드제어신호는 배터리 백업 모드를 나타내는 하이 논리 신호가 된다. 상기 모드제어신호가 하이 논리 신호로 출력되면, 피모오스트랜지스터51은 턴오프된다. 그러면 상기 제1노드N1으로 인가되는 동작전원 VDD가 차단되므로 제1노드N1에는 접지전위가 발생된다. 상기 제1노드N1이 접지 전위가 되면 엔모오스트랜지서62는 턴오프되며, 이로인해 제2노드N2는 하이 전위가 된다. 따라서 인버터67을 통해 출력되는 신호는 하이 논리 신호가 되며, 이 신호는 배터리 백업 모드에서 발생되는 제2리세트신호가 된다. 상기 제2리세트신호가 발생되면 시스템은 배터리 백업 모드의 초기화 동작을 수행하면서 다음 상태에 대비한다. 따라서 배터리 백업 모드가 수행되면, 전류제어수단에 의해 소모되는 전류를 절약할 수 있게된다.Referring to the operation of the battery backup mode, the mode release signal CE transitions to a low logic signal and the mode set signal CKST transitions to a high logic signal, as shown in FIG. Outputs The latch 43 receives the high logic signal at the set end and the low logic signal at the reset end, and outputs the high logic signal to the output end. Therefore, the mode control signal becomes a high logic signal indicating the battery backup mode. When the mode control signal is output as a high logic signal, the PIO transistor 51 is turned off. Then, since the operating power supply VDD applied to the first node N1 is cut off, the ground potential is generated at the first node N1. When the first node N1 becomes the ground potential, the MOS transistor 62 is turned off, whereby the second node N2 becomes a high potential. Therefore, the signal output through the inverter 67 becomes a high logic signal, and this signal becomes a second reset signal generated in the battery backup mode. When the second reset signal is generated, the system prepares for the next state while performing an initialization operation of the battery backup mode. Therefore, when the battery backup mode is performed, it is possible to save the current consumed by the current control means.

배터리 백업 모드 수행 중에 임의 기능의 수행을 요구하는 입력신호가 발생되면, 제5도에 도시된 바와 같이 모드해제신호CE는 하이 논리 신호로 천이되고 모드세트신호CKST는 로우 논리 신호로 천이된다. 따라서 제4도와 같은 리세트회로는 정상모드의 동작을 재수행하게 된다.When an input signal is generated which requires the execution of any function during the battery backup mode, the mode release signal CE transitions to a high logic signal and the mode set signal CKST transitions to a low logic signal, as shown in FIG. Therefore, the reset circuit as shown in FIG. 4 re-performs the normal mode of operation.

상술한 바와 같이 본 발명의 리세트 회로는 저전류 소모를 요구하는 배터리 백업 기능을 갖는 반도체 집적회로 및 전자회로등에 이용할 수 있다. 특히 반도체 집적회로인 경우에는 시스템의 핵심적인 역할을 수행하는 마이크로프로세서 및 디지탈 신호 처리 프로세서 등에 사용할 수 있으며, 이런 경우 전원 인가시 초기 안정화를 정확하게 이룰 수 있으며, 또한 배터리를 사용하는 경우에는 배터리의 전류 소모를 절약할 수 있는 이점이 있다.As described above, the reset circuit of the present invention can be used for semiconductor integrated circuits, electronic circuits, and the like having a battery backup function requiring low current consumption. Especially in the case of semiconductor integrated circuits, it can be used for microprocessors and digital signal processing processors that play a key role in the system.In this case, the initial stabilization can be accurately performed when the power is applied. There is an advantage to save consumption.

Claims

In a reset circuit of a system that uses a battery and generates a mode control signal in a battery backup mode and a normal mode,

Switching means is connected between the power supply terminal and the first node, current control means is connected between the first node and the ground terminal, the control means for receiving a mode control signal is switched to control the power supply to the first node And reset means connected to the power supply terminal and the first node to generate a first reset signal upon initial power-on and to be switched when the power supply to the first node is cut off to generate a second reset signal. A reset circuit characterized by the above-mentioned.

The method of claim 1 wherein the control means,

It is connected between a power supply terminal and the first node and a control terminal is connected to the mode control signal, and switched according to the mode stored by the mode control signal to cut off the operating power applied to the first node when the battery backup mode signal A switching means of a first MOS transistor and a current control means of a second MOS transistor connected between the first node and the ground terminal and controlling the flow of current so that an operating power applied to the first node maintains a constant potential. The reset circuit characterized by the above-mentioned.

The method of claim 2, wherein the reset means,

A capacitor connected between the first node and the ground terminal, a MOS transistor connected between a power supply terminal and a second node, and a control terminal connected to the second node in common, and connected between the second node and the ground terminal and controlled. A phase transistor connected to the first node and switched when the potential of the first node is lower than or equal to a predetermined potential to form a second transistor as a reset potential, and to waveform-shape the reset potential connected to the second node. A reset circuit comprising a means.

In the reset circuit of a system using a battery,

A mode control signal generating means for generating a set signal and a release signal of a battery backup mode, a switching means is connected between the power supply terminal and the first node, and a current control means is connected between the first node and the ground terminal, and the mode control signal Means for controlling the first node potential to the reset potential or the normal potential, connected to a power supply terminal and the first node, and generating a first reset signal when the initial power-on is turned on. And reset means for switching when the power supply to the node is cut off to generate a second reset signal.

The method of claim 4, wherein the control means,

Connected between a power supply terminal and a first node, and a control terminal connected to the mode control signal, and switched to an ounce when receiving the mode release signal to supply power to the first node, and to be switched off when the mode release signal is received. Switching means of the first MOS transistor to cut off the power applied to the node, and connected between the first node and the ground terminal and controls the flow of current so that the power applied to the first node maintains the normal potential, And a current control means of the second MOS transistor for transitioning to the reset potential when the power supply of the first node is cut off.

The method of claim 5, wherein the reset means,