JP4115727B2

JP4115727B2 - Power supply voltage detection circuit

Info

Publication number: JP4115727B2
Application number: JP2002083004A
Authority: JP
Inventors: 雅士下鶴
Original assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Priority date: 2002-03-25
Filing date: 2002-03-25
Publication date: 2008-07-09
Anticipated expiration: 2022-03-25
Also published as: JP2003279603A

Description

【０００１】
【発明の属する技術分野】
本発明は電源電圧検出回路、更に詳しくは一次電池あるいは二次電池を電源電圧として動作する電子時計等の小型携帯機器に用いるのに適した電源電圧検出回路に関するものである。
【０００２】
【従来の技術】
従来より、一次電池あるいは二次電池を電源電圧として動作する電子時計等の小型携帯機器では電源電圧の低下による誤動作を防ぐために電源電圧検出回路を搭載している。
図８は従来の電源電圧検出回路の一例の構成を示す図である。
従来の電源電圧検出回路は図８に示すように、電源電圧が判定電圧よりも高いとハイレベルを出力する電圧判定回路８０１とクロック信号の立ち上がりに同期してデータをラッチするラッチ回路８０２と、インバータ８０３とを有している。
【０００３】
図８において、電圧判定回路８０１の入力端子とインバータ８０３の入力端子とイネーブル信号８１０とを接続し、インバータ８０３の出力端子とラッチ回路８０２のクロック入力端子Ｃとを接続し、電圧判定出力８２３と電圧判定回路８０１の出力端子とラッチ回路８０２のデータ入力端子Ｄとを接続し、ラッチ回路８０２のリセット入力端子Ｒとリセット信号８１１とを接続してラッチ回路８０２のラッチ出力８１２を電源電圧検出回路の出力信号として構成している。
【０００４】
図９は従来の電源電圧検出回路の動作を示すタイミングチャートであり、電源電圧が電源電検出圧回路の判定電圧よりも高い場合の例である。
【０００５】
図９においてイネーブル信号８１０はハイレベルの期間電源電圧検出回路の動作を許可する制御信号である。
イネーブル信号８１０がハイレベルになると電圧判定回路が動作を開始して電圧判定回路の出力遅延時間だけ遅れて電圧判定出力８２３はハイレベルになり、その後でイネーブル信号８１０をローレベルにするとイネーブル信号８１０の立下りに同期して電圧判定出力８２３をラッチしてラッチ出力８１２はハイレベルになり、電圧判定回路の出力遅延時間だけ遅れて電圧判定出力８２３はローレベルになるがラッチ出力８１２はハイレベルを維持する。
なお、以上の動作の際に、イネーブル信号８１０は、動作温度範囲、動作電圧範囲で確実に電圧判定出力８２３が出力されるだけの充分な時間ハイレベルにしておく必要がある。
以上の動作により、電源電圧が判定電圧以上であるかどうかをラッチ出力である電圧検出信号８１２のレベルで判定することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら従来の電源電圧検出回路ではイネーブル信号８１０は、動作温度範囲、動作電圧範囲で確実に電圧判定出力８１２が出力されるだけの充分な時間ハイレベルにしておく必要があるために、電圧判定出力８１２がすみやかに出力される条件においても図８における電圧判定回路８０１を長い期間動作させることにより多大な消費電力を費やしていた。
そこで本発明は、上記課題を解決して電源電圧検出回路の消費電力を低減することを目的としたものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電源電圧検出回路は、判定電圧と電源電圧とを比較して、その比較結果に基づいて電圧信号を出力する電圧判定回路と、電圧判定回路が出力した電圧信号を保持して出力するラッチ回路部と、ラッチ回路部から比較結果をフィードバックされる動作制御部と、を具備する電源電圧検出回路であって、
ラッチ回路部は、第一のラッチ回路と第二のラッチ回路とを有してなり、第一のラッチ回路は、電圧判定回路と第二のラッチ回路との間に接続され、入力された電圧判定回路の出力を保持して第二のラッチ回路に出力および動作制御部にフィードバックし、動作制御部は、電圧判定回路を動作させる信号が入力されると電圧判定回路を非動作状態から動作状態に切り換える制御を行い、フィードバックされた信号が変化すると、電圧判定回路を非動作状態にし、電圧判定回路を非動作にする信号が入力されると、第一のラッチ回路をリセットし、第二のラッチ回路に第一のラッチ回路の出力を保持させ、電圧判定回路を動作状態から非動作状態にすることを特徴としている。
【０００８】
上記発明において、第一のラッチ回路は、回路動作を開始するための信号を入力するクロック入力端子を有し、前記電圧判定回路の出力を前記クロック入力端子に入力し、該出力の変化に基づいて回路動作を開始し、該出力を保持することを特徴としている。
【００１０】
【発明の実施の形態】
本発明の実施の形態は、イネーブル信号を入力し、電圧判定回路で電源電圧を判定した後に入出力制御回路で電圧検出信号を出力してなる電源電圧検出回路であって、前記入出力制御回路は動作制御部とラッチ回路部よりなり、前記電源電圧判定回路は電源電圧と判定電圧とを比較した結果を前記ラッチ回路に出力してなることを特徴としている。前記イネーブル信号に従って電圧判定回路が動作を開始し、電圧判定回路の出力が変化することを入出力制御回路が判断して電圧判定回路の動作を終了させる。
【００１１】
（第一実施例）
以下、図面を参照して本発明の実施例について説明する。
図１は本発明の第一実施例に係る電源電圧検出回路の構成を示す図である。
図１において、動作制御部１３０と、第一のラッチ回路１０２と第二のラッチ回路１０３からなるラッチ回路部とで入出力制御回路を構成する。また、前記動作制御部１３０は、電圧判定回路１０１の動作非動作を制御するようにインバータ１０４とノアゲート１０５とで構成する。
【００１２】
イネーブル信号１１０とインバータ１０４の入力端子とを接続し、イネーブル信号１１０の反転信号１２１はノアゲート１０５の第一の入力端子と第一のラッチ回路１０２のリセット端子Ｒと第二のラッチ回路１０３のクロック端子Ｃとに接続し、電圧判定回路１０１の入力信号１２２はノアゲート１０５の出力端子と電圧判定回路１０１の入力端子とに接続する。
【００１３】
電圧判定出力１２３は電圧判定回路１０１の出力端子と第一のラッチ回路１０２のクロック入力端子Ｃに接続し、第一のラッチ回路１０２のデータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第一のラッチ回路１０２の出力信号１２０と第一のラッチ回路１０２の出力端子Ｑと第二のラッチ回路１０３のデータ入力端子Ｄとノアゲート１０５の第二の入力端子とを接続し、リセット信号１１１と第二のラッチ回路１０３のリセット端子Ｒとを接続することにより第二のラッチ回路１０３のラッチ出力１１２を本発明の第一実施例に係る電源電圧検出回路の出力信号とする。リセット信号１１１はリセット信号１１１がハイレベルの期間に第二のラッチ回路１０３のラッチ出力１１２をローレベルにリセットする信号で、出力の初期化時以外はリセット信号１１１はローレベルに固定する。
【００１４】
図２は図１に示した電源電圧検出回路を構成する電圧判定回路１０１の一例を示す回路図である。
図２において、イネーブル信号２１０とインバータ２０８の入力端子とを接続しイネーブル信号２１０の反転信号２２１とインバータ２０８の出力端子とソースを電源電圧ＶＣＣと接続したＰチャネル電界効果トランジスタ（以下ＰＭＯＳと記す）２０５のゲート端子とソースを接地電圧ＶＳＳと接続したＮチャネル電界効果トランジスタ（以下ＮＭＯＳと記す）２０６のゲート端子とを接続する。
【００１５】
第一の抵抗２０１の第一の端子と第一の端子を接地電圧ＶＳＳに接続する第二の抵抗２０２の第二の端子とコンパレータ２０３の正入力端子と電源電圧分割電圧ＶＲ２２０とを接続する。前記第一の抵抗２０１と第二の抵抗２０２とで抵抗分割回路を構成する。
【００１６】
コンパレータ２０３のマイナス電源端子には接地電圧ＶＳＳを供給し、コンパレータ２０３の負入力端子と定電圧回路２３０の出力である基準電圧ＲＥＦ２１１とを接続する。コンパレータ２０３の出力端子とＮＭＯＳ２０６のドレインとを接続し電圧判定回路の出力端子２１２とする。ＮＭＯＳ２０６とコンパレータ２０３とで電圧比較回路を構成する。
【００１７】
ＰＭＯＳ２０５のドレインは、定電圧回路２３０のプラス電源端子と接続して定電圧回路２３０に電源を供給し、且つ第一の抵抗２０１の第二の端子と接続し抵抗分割回路に電源を供給し、且つコンパレータ２０３のプラス電源端子と接続し電圧比較回路に電源を供給する。前記ＰＭＯＳ２０５は、定電圧回路２３０および抵抗分割回路および電圧比較回路への電源供給あるいは電源遮断を制御するスイッチ回路とする。
【００１８】
次に図２の電圧判定回路の動作について説明する。
イネーブル信号２１０がローレベルの期間は、ＰＭＯＳ２０５がオフとなることで定電圧回路２３０および抵抗分割回路および電圧比較回路には電源が供給されず低消費電力となり、且つＮＭＯＳ２０６がオンとなることで電圧判定回路の出力端子２１２はローレベルに固定される。
【００１９】
イネーブル信号２１０がハイレベルの期間は、ＰＭＯＳ２０５がオンとなることで定電圧回路２３０および抵抗分割回路および電圧比較回路に電源が供給され、定電圧回路２３０の出力である基準電圧ＲＥＦ２１１は設定した定電圧を出力し、電源電圧分割電圧ＶＲ２２０は電源電圧を第一の抵抗２０１と第二の抵抗２０２とで抵抗分割した電圧を出力し、且つＮＭＯＳ２０６がオフとなることで電圧判定回路の出力端子２１２は電源電圧が判定電圧よりも高ければハイレベル、電源電圧が判定電圧よりも低ければローレベルを出力する。
【００２０】
ここで、基準電圧ＲＥＦ２１１と電源電圧分割電圧ＶＲ２２０と判定電圧との関係は、第一の抵抗２０１の抵抗値をＲ１とし第二の抵抗２０２の抵抗値をＲ２とし判定電圧をＶｘとすると以下の関係式で示される。
Ｖｘ＝ＲＥＦ×（Ｒ１／Ｒ２＋１）・・・式１
例えば、ＲＥＦ＝１Ｖ、Ｒ１＝５ＫΩ、Ｒ２＝１０ＫΩとした場合には判定電圧Ｖｘは式１より１．５Ｖとなり、電源電圧が１．５Ｖよりも高ければ電圧判定回路の出力はハイレベル、電源電圧が１．５Ｖよりも低ければ電圧判定回路の出力はローレベルとなる。
【００２１】
図３は本発明の第一実施例に係る電源電圧検出回路の動作を示すタイミングチャートであり、電源電圧が判定電圧よりも高い場合の例を示している。
図３において、最初にイネーブル信号１１０がローレベルの時は電圧判定回路は非動作となり電圧判定出力１２３、ラッチ１出力１２０、電圧判定入力１２２、及びラッチ２出力１１２はすべてローレベルである。次に、イネーブル信号１１０をハイレベルにして電源電圧検出回路を動作させると、電圧判定入力１２２はハイレベルとなり電圧判定回路が動作を開始し、電圧判定回路の出力遅延時間分遅れて電圧判定出力１２３がハイレベルになることでラッチ１出力１２０はハイレベルになり、ラッチ１出力１２０がハイレベルになることで電圧判定入力１２２がローレベルになり、電圧判定入力１２２がローレベルになることで電圧判定回路が非動作となり電圧判定出力１２３はローレベルに変化するが、ラッチ１出力１２０はハイレベルを維持する。
【００２２】
電源電圧検出回路の動作温度範囲、動作電圧範囲で確実に電圧判定出力１２３が出力されるだけの充分な時間イネーブル信号１１０をハイレベルにした後で、イネーブル信号１１０をローレベルにするとラッチ２出力１１２がハイレベルになり、以後再びイネーブル信号１１０がハイレベルになり電源電圧検出回路を動作させるか第二のラッチ回路をリセット信号をハイレベルにして初期化するまでラッチ２出力１１２はハイレベルを維持する。前述の動作により電圧判定回路１０１は電圧判定入力１２２がハイレベルの期間しか動作しないのでイネーブル信号１１０のハイレベルの期間が長くても消費電力を低減することができる。
【００２３】
上記説明のように本発明の電源電圧検出回路は電源電圧が判定電圧よりも高いことを検出すると速やかに電圧判定回路を非動作にするので電源電圧検出回路の消費電力を低減することが可能である。
【００２４】
（第二実施例）
図４は本発明の第二実施例に係る電源電圧検出回路の構成を示す図である。
図４において、動作制御部４３０と、第一のラッチ回路４０２と第二のラッチ回路４０３と第三のラッチ回路４０４からなるラッチ回路部とで入出力制御回路を構成する。また、動作制御部４３０は、電圧判定回路４０１の動作非動作を制御するように、インバータ４０４とノアゲート４０５とで構成する。
【００２５】
イネーブル信号４１０とインバータ４０４の入力端子とを接続し、イネーブル信号４１０の反転信号４２１はノアゲート４０５の第一の入力端子と第一のラッチ回路４０２のリセット端子Ｒと第三のラッチ回路４０４のリセット端子Ｒと第二のラッチ回路４０３のクロック端子Ｃとに接続し、電圧判定回路４０１の入力信号４２２はノアゲート４０５の出力端子と電圧判定回路４０１の入力端子とに接続する。
【００２６】
電源電圧が判定電圧よりも高いと出力がハイレベルに変化する電圧判定正出力４２３は電圧判定回路４０１の正出力端子と第一のラッチ回路４０２のクロック入力端子Ｃに接続し、第一のラッチ回路４０２のデータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第一のラッチ回路４０２の出力信号４２０と第一のラッチ回路４０２の出力端子Ｑと第二のラッチ回路４０３のデータ入力端子Ｄとノアゲート４０５の第二の入力端子とを接続する。電源電圧が判定電圧よりも高いと出力がローレベルに変化する電圧判定負出力４２４は電圧判定回路４０１の負出力端子と第三のラッチ回路４０４のクロック入力端子Ｃに接続し、第三のラッチ回路４０４のデータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第三のラッチ回路４０４の出力信号４２５と第三のラッチ回路４０４の出力端子Ｑとノアゲート４０５の第三の入力端子とを接続する。
【００２７】
リセット信号４１１と第二のラッチ回路４０３のリセット端子とを接続することにより第二のラッチ回路４０３のラッチ出力４１２を本発明の第二実施例に係る電源電圧検出回路の出力信号とする。リセット信号４１１はリセット信号４１１がハイレベルの期間に第二のラッチ回路４０３のラッチ出力４１２をローレベルにリセットする信号で、出力の初期化時以外はリセット信号４１１はローレベルに固定する。
【００２８】
図５は図４に示した電源電圧検出回路を構成する電圧判定回路４０１の一例を示す回路図である。
図５において、イネーブル信号５１０とインバータ５０８の入力端子を接続しイネーブル信号５１０の反転信号５２１とインバータ５０８の出力端子とソースを電源電圧ＶＣＣと接続したＰＭＯＳ５０５のゲート端子とソースを接地電圧ＶＳＳと接続した第一のＮＭＯＳ５０６のゲート端子とソースを接地電圧ＶＳＳと接続した第二のＮＭＯＳ５０７のゲート端子とを接続する。
【００２９】
第一の抵抗５０１の第一の端子と第一の端子を接地電圧ＶＳＳに接続する第二の抵抗５０２の第二の端子と第一のコンパレータ５０３の正入力端子と第二のコンパレータ５０４の負入力端子と電源電圧分割電圧ＶＲ５２０とを接続する。第一の抵抗５０１と第二の抵抗５０２とで抵抗分割回路を構成する。
【００３０】
第一のコンパレータ５０３のマイナス電源端子と第二のコンパレータ５０４のマイナス電源端子には接地電圧ＶＳＳを供給し、第一のコンパレータ５０３の負入力端子と第二のコンパレータ５０４の正入力端子と定電圧回路５３０の出力である基準電圧ＲＥＦ５１１とを接続する。第一のコンパレータ５０３の出力端子と第一のＮＭＯＳ５０６のドレインとを接続し電圧判定回路の正出力端子５１２とし、第二のコンパレータ５０４の出力端子と第二のＮＭＯＳ５０７のドレインとを接続し電圧判定回路の負出力端子５１３とする。第一のコンパレータ５０３と第一のＮＭＯＳ５０６とで第一の電圧比較回路を構成し、第二のコンパレータ５０４と第二のＮＭＯＳ５０７とで第二の電圧比較回路を構成する。
【００３１】
ＰＭＯＳ５０５のドレインは、定電圧回路５３０のプラス電源端子と接続して定電圧回路５３０に電源を供給し、且つ第一の抵抗５０１の第二の端子と接続し抵抗分割回路に電源を供給し、且つコンパレータ５０３のプラス電源端子と接続し第一の電圧比較回路に電源を供給し、且つコンパレータ５０４のプラス電源端子と接続し第二の電圧比較回路に電源を供給する。
前記ＰＭＯＳ５０５は、定電圧回路５３０および抵抗分割回路および第一の電圧比較回路および第ニの電圧比較回路への電源供給あるいは電源遮断を制御するスイッチ回路とする。
【００３２】
次に図５の電圧判定回路の動作について説明する。
イネーブル信号５１０がローレベルの期間は、ＰＭＯＳ５０５がオフとなることで定電圧回路５３０および抵抗分割回路および第一の電圧比較回路および第二の電圧比較回路には電源が供給されず低消費電力となり、且つＮＭＯＳ５０６がオンとなることで電圧判定回路の正出力端子５１２はローレベルに固定され、且つＮＭＯＳ５０７がオンとなることで電圧判定回路の負出力端子５１３はローレベルに固定される。
【００３３】
イネーブル信号５１０がハイレベルの期間は、ＰＭＯＳ５０５がオンとなることで定電圧回路５３０および抵抗分割回路および第一の電圧比較回路および第二の電圧比較回路に電源が供給され、定電圧回路５３０の出力である基準電圧ＲＥＦ５１１は設定した定電圧を出力し、電源電圧分割電圧ＶＲ５２０は電源電圧を第一の抵抗５０１と第二の抵抗５０２とで抵抗分割した電圧を出力し、且つＮＭＯＳ５０６がオフとなることで電圧判定回路の正出力端子５１２は電源電圧が判定電圧よりも高ければハイレベル、電源電圧が判定電圧よりも低ければローレベルを出力し、且つＮＭＯＳ５０７がオフとなることで電圧判定回路の負出力端子５１３は電源電圧が判定電圧よりも高ければローレベル、電源電圧が判定電圧よりも低ければハイレベルを出力する。
【００３４】
図６は本発明の第二実施例に係る電源電圧検出回路の第一の動作を示すタイミングチャートであり、電源電圧が判定電圧よりも高い場合の例を示している。
図６において、最初にイネーブル信号４１０がローレベルの時は電圧判定回路は非動作となり電圧判定正出力４２３、ラッチ１出力４２０、電圧判定負出力４２４、ラッチ３出力４２５、電圧判定入力４２２、及びラッチ２出力４１２はすべてローレベルである。次に、イネーブル信号４１０をハイレベルにして電源電圧検出回路を動作させると、電圧判定入力４２２はハイレベルとなり電圧判定回路が動作を開始し、電圧判定回路の出力遅延時間分遅れて電圧判定正出力４２３がハイレベルになることでラッチ１出力４２０はハイレベルになり、ラッチ１出力４２０がハイレベルになることで電圧判定入力４２２がローレベルになり、電圧判定入力４２２がローレベルになることで電圧判定回路が非動作となり電圧判定正出力４２３はローレベルに変化するが、ラッチ１出力４２０はハイレベルを維持する。
【００３５】
電源電圧検出回路の動作温度範囲、動作電圧範囲で確実に電圧判定正出力４２３が出力されるだけの充分な時間イネーブル信号４１０をハイレベルにした後で、イネーブル信号４１０をローレベルにするとラッチ２出力４１２がハイレベルになり、以後再びイネーブル信号４１０がハイレベルになり電源電圧検出回路を動作させるか第二のラッチ回路をリセット信号をハイレベルにして初期化するまでラッチ２出力４１２はハイレベルを維持する。前記動作の期間中、電圧判定負出力４２４及びラッチ３出力４２５はローレベルを維持して変化しない。
前述の動作により電圧判定回路４０１は電圧判定入力４２２がハイレベルの期間しか動作しないのでイネーブル信号４１０のハイレベルの期間が長くても消費電力を低減することができる。
【００３６】
図７は本発明の第二実施例に係る電源電圧検出回路の第二の動作を示すタイミングチャートであり、電源電圧が判定電圧よりも低い場合の例を示している。
図７において、最初にイネーブル信号４１０がローレベルの時は電圧判定回路は非動作となり電圧判定正出力４２３、ラッチ１出力４２０、電圧判定負出力４２４、ラッチ３出力４２５、電圧判定入力４２２、及びラッチ２出力４１２はすべてローレベルである。
【００３７】
次に、イネーブル信号４１０をハイレベルにして電源電圧検出回路を動作させると、電圧判定入力４２２はハイレベルとなり電圧判定回路が動作を開始し、電圧判定回路の出力遅延時間分遅れて電圧判定負出力４２４がハイレベルになることでラッチ３出力４２５はハイレベルになり、ラッチ３出力４２５がハイレベルになることで電圧判定入力４２２がローレベルになり、電圧判定入力４２２がローレベルになることで電圧判定回路が非動作となり電圧判定負出力４２４はローレベルに変化するが、ラッチ３出力４２５はハイレベルを維持する。
【００３８】
電源電圧検出回路の動作温度範囲、動作電圧範囲で確実に電圧判定負出力４２４が出力されるだけの充分な時間イネーブル信号４１０をハイレベルにした後で、イネーブル信号４１０をローレベルにするとラッチ２出力４１２はローレベルのまま変化しない。前記動作の期間中、電圧判定正出力４２３及びラッチ１出力４２０はローレベルを維持して変化しない。
前述の動作により電圧判定回路４０１は電圧判定入力４２２がハイレベルの期間しか動作しないのでイネーブル信号４１０のハイレベルの期間が長くても消費電力を低減することができる。
【００３９】
上記説明のように本発明の電源電圧検出回路は電源電圧が判定電圧よりも高いことを検出すると速やかに電圧判定回路を非動作にし、また電源電圧が判定電圧よりも低いことを検出すると速やかに電圧判定回路を非動作にするので電源電圧検出回路の消費電力を低減することが可能である。
【００４０】
【発明の効果】
以上説明したように、本発明の電源電圧検出回路では電圧判定出力が変化すると速やかに電圧判定回路を非動作とすることにより電源電圧検出回路の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第一実施例に係る電源電圧検出回路の構成を示す図である。
【図２】図１に示した電源電圧検出回路を構成する電圧判定回路の回路図である。
【図３】本発明の第一実施例に係る電源電圧検出回路の動作を示すタイミングチャートである。
【図４】本発明の第二実施例に係る電源電圧検出回路の構成を示す図である。
【図５】図４に示した電源電圧検出回路を構成する電圧判定回路の回路図である。
【図６】本発明の第二実施例に係る電源電圧検出回路の第一の動作を示すタイミングチャートである。
【図７】本発明の第二実施例に係る電源電圧検出回路の第二の動作を示すタイミングチャートである。
【図８】従来の電源電圧検出回路の構成を示す図である。
【図９】従来の電源電圧検出回路の動作を示すタイミングチャートである。
【符号の説明】
１０１・・・電圧判定回路
１３０・・・動作制御部
１０２、１０３・・・ラッチ回路
２０１、２０２・・・抵抗
２０３・・・コンパレータ
２３０・・・定電圧回路
２０５・・・ＰＭＯＳ
２０６・・・ＮＭＯＳ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power supply voltage detection circuit, and more particularly to a power supply voltage detection circuit suitable for use in a small portable device such as an electronic timepiece that operates using a primary battery or a secondary battery as a power supply voltage.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a small portable device such as an electronic timepiece that operates using a primary battery or a secondary battery as a power supply voltage has been equipped with a power supply voltage detection circuit to prevent malfunction due to a decrease in power supply voltage.
FIG. 8 is a diagram showing a configuration of an example of a conventional power supply voltage detection circuit.
As shown in FIG. 8, the conventional power supply voltage detection circuit includes a voltage determination circuit 801 that outputs a high level when the power supply voltage is higher than the determination voltage, and a latch circuit 802 that latches data in synchronization with the rising edge of the clock signal. And an inverter 803.
[0003]
In FIG. 8, the input terminal of the voltage determination circuit 801, the input terminal of the inverter 803, and the enable signal 810 are connected, the output terminal of the inverter 803 and the clock input terminal C of the latch circuit 802 are connected, and the voltage determination output 823 The output terminal of the voltage determination circuit 801 and the data input terminal D of the latch circuit 802 are connected, the reset input terminal R of the latch circuit 802 and the reset signal 811 are connected, and the latch output 812 of the latch circuit 802 is used as the power supply voltage detection circuit. Is configured as an output signal.
[0004]
FIG. 9 is a timing chart showing the operation of the conventional power supply voltage detection circuit, which is an example in which the power supply voltage is higher than the determination voltage of the power supply detection voltage circuit.
[0005]
In FIG. 9, an enable signal 810 is a control signal that permits the operation of the power supply voltage detection circuit during a high level period.
When the enable signal 810 becomes high level, the voltage determination circuit starts to operate, and the voltage determination output 823 becomes high level with a delay by the output delay time of the voltage determination circuit. Thereafter, when the enable signal 810 is changed to low level, the enable signal 810 The voltage determination output 823 is latched in synchronization with the falling edge of the signal, and the latch output 812 becomes high level. The voltage determination output 823 becomes low level after a delay of the output delay time of the voltage determination circuit, but the latch output 812 is high level. To maintain.
In the above operation, the enable signal 810 needs to be kept at a high level for a time sufficient to reliably output the voltage determination output 823 in the operating temperature range and the operating voltage range.
With the above operation, whether the power supply voltage is equal to or higher than the determination voltage can be determined based on the level of the voltage detection signal 812 that is a latch output.
[0006]
[Problems to be solved by the invention]
However, in the conventional power supply voltage detection circuit, the enable signal 810 needs to be kept at a high level for a time sufficient to reliably output the voltage determination output 812 in the operating temperature range and the operating voltage range. Even under the condition that 812 is output promptly, a large amount of power is consumed by operating the voltage determination circuit 801 in FIG. 8 for a long period of time.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above problems and reduce the power consumption of a power supply voltage detection circuit.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, a power supply voltage detection circuit according to the present invention compares a determination voltage with a power supply voltage, and outputs a voltage signal based on the comparison result, and the voltage determination circuit outputs A power supply voltage detection circuit comprising: a latch circuit unit that holds and outputs the voltage signal, and an operation control unit that feeds back a comparison result from the latch circuit unit ;
The latch circuit unit includes a first latch circuit and a second latch circuit, and the first latch circuit is connected between the voltage determination circuit and the second latch circuit, and receives the input voltage. The output of the determination circuit is held and output to the second latch circuit and fed back to the operation control unit. When the signal for operating the voltage determination circuit is input , the operation control unit changes the voltage determination circuit from the non-operating state to the operating state. When the feedback signal changes, the voltage determination circuit is deactivated, and when the signal for deactivating the voltage determination circuit is input, the first latch circuit is reset, The output of the first latch circuit is held in the latch circuit, and the voltage determination circuit is changed from the operating state to the non-operating state .
[0008]
In the above invention, the first latch circuit has a clock input terminal for inputting a signal for starting a circuit operation, inputs the output of the voltage determination circuit to the clock input terminal, and based on the change in the output The circuit operation is started and the output is held .
[0010]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention is a power supply voltage detection circuit in which an enable signal is input, a power supply voltage is determined by a voltage determination circuit, and then a voltage detection signal is output by an input / output control circuit. Comprises an operation control unit and a latch circuit unit, and the power supply voltage determination circuit outputs a result of comparing the power supply voltage and the determination voltage to the latch circuit. The voltage determination circuit starts to operate according to the enable signal, the input / output control circuit determines that the output of the voltage determination circuit changes, and the operation of the voltage determination circuit is terminated.
[0011]
(First Example)
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a diagram showing a configuration of a power supply voltage detection circuit according to the first embodiment of the present invention.
In FIG. 1, an operation control unit 130 and a latch circuit unit including a first latch circuit 102 and a second latch circuit 103 constitute an input / output control circuit. The operation control unit 130 includes an inverter 104 and a NOR gate 105 so as to control the operation / non-operation of the voltage determination circuit 101.
[0012]
The enable signal 110 is connected to the input terminal of the inverter 104, and the inverted signal 121 of the enable signal 110 is the first input terminal of the NOR gate 105, the reset terminal R of the first latch circuit 102, and the clock of the second latch circuit 103. The input signal 122 of the voltage determination circuit 101 is connected to the terminal C, and is connected to the output terminal of the NOR gate 105 and the input terminal of the voltage determination circuit 101.
[0013]
The voltage determination output 123 is connected to the output terminal of the voltage determination circuit 101 and the clock input terminal C of the first latch circuit 102, and the data input terminal D of the first latch circuit 102 and the power supply voltage VCC are connected to each other. The output signal 120 of the latch circuit 102, the output terminal Q of the first latch circuit 102, the data input terminal D of the second latch circuit 103, and the second input terminal of the NOR gate 105 are connected, and the reset signal 111 By connecting the reset terminal R of the second latch circuit 103, the latch output 112 of the second latch circuit 103 is used as the output signal of the power supply voltage detection circuit according to the first embodiment of the present invention. The reset signal 111 is a signal that resets the latch output 112 of the second latch circuit 103 to a low level during a period in which the reset signal 111 is at a high level. The reset signal 111 is fixed to a low level except when the output is initialized.
[0014]
FIG. 2 is a circuit diagram showing an example of the voltage determination circuit 101 constituting the power supply voltage detection circuit shown in FIG.
In FIG. 2, a P-channel field effect transistor (hereinafter referred to as PMOS) in which the enable signal 210 and the input terminal of the inverter 208 are connected and the inverted signal 221 of the enable signal 210 and the output terminal and source of the inverter 208 are connected to the power supply voltage VCC. The gate terminal of 205 is connected to the gate terminal of an N-channel field effect transistor (hereinafter referred to as NMOS) 206 whose source is connected to the ground voltage VSS.
[0015]
The first terminal of the first resistor 201 is connected to the second terminal of the second resistor 202 that connects the first terminal to the ground voltage VSS, the positive input terminal of the comparator 203, and the power supply voltage divided voltage VR220. The first resistor 201 and the second resistor 202 constitute a resistance dividing circuit.
[0016]
The ground voltage VSS is supplied to the negative power supply terminal of the comparator 203, and the negative input terminal of the comparator 203 is connected to the reference voltage REF 211 that is the output of the constant voltage circuit 230. The output terminal of the comparator 203 and the drain of the NMOS 206 are connected to serve as the output terminal 212 of the voltage determination circuit. The NMOS 206 and the comparator 203 constitute a voltage comparison circuit.
[0017]
The drain of the PMOS 205 is connected to the positive power supply terminal of the constant voltage circuit 230 to supply power to the constant voltage circuit 230, and is connected to the second terminal of the first resistor 201 to supply power to the resistance dividing circuit. In addition, it is connected to the positive power supply terminal of the comparator 203 to supply power to the voltage comparison circuit. The PMOS 205 is a switch circuit that controls power supply or power supply cutoff to the constant voltage circuit 230, the resistor divider circuit, and the voltage comparison circuit.
[0018]
Next, the operation of the voltage determination circuit in FIG. 2 will be described.
During the period when the enable signal 210 is at a low level, the PMOS 205 is turned off, so that no power is supplied to the constant voltage circuit 230, the resistance dividing circuit, and the voltage comparison circuit, and the power consumption is reduced. The output terminal 212 of the determination circuit is fixed at a low level.
[0019]
During the period when the enable signal 210 is at a high level, the PMOS 205 is turned on to supply power to the constant voltage circuit 230, the resistor divider circuit, and the voltage comparison circuit, and the reference voltage REF211 that is the output of the constant voltage circuit 230 is set. The power supply voltage divided voltage VR220 outputs a voltage obtained by dividing the power supply voltage by the first resistor 201 and the second resistor 202, and when the NMOS 206 is turned off, the output terminal 212 of the voltage determination circuit. Outputs a high level if the power supply voltage is higher than the determination voltage, and outputs a low level if the power supply voltage is lower than the determination voltage.
[0020]
Here, the relationship among the reference voltage REF211, the power supply voltage divided voltage VR220, and the determination voltage is as follows when the resistance value of the first resistor 201 is R1, the resistance value of the second resistor 202 is R2, and the determination voltage is Vx. It is shown by the relational expression.
Vx = REF × (R1 / R2 + 1) Equation 1
For example, when REF = 1V, R1 = 5KΩ, and R2 = 10KΩ, the determination voltage Vx is 1.5V from Equation 1, and if the power supply voltage is higher than 1.5V, the output of the voltage determination circuit is high level. If the voltage is lower than 1.5V, the output of the voltage determination circuit is at a low level.
[0021]
FIG. 3 is a timing chart showing the operation of the power supply voltage detection circuit according to the first embodiment of the present invention, and shows an example where the power supply voltage is higher than the determination voltage.
In FIG. 3, when the enable signal 110 is initially at a low level, the voltage determination circuit is inoperative, and the voltage determination output 123, the latch 1 output 120, the voltage determination input 122, and the latch 2 output 112 are all at a low level. Next, when the enable signal 110 is set to the high level and the power supply voltage detection circuit is operated, the voltage determination input 122 becomes the high level and the voltage determination circuit starts to operate, and the voltage determination output is delayed by the output delay time of the voltage determination circuit. When 123 becomes high level, the latch 1 output 120 becomes high level. When the latch 1 output 120 becomes high level, the voltage determination input 122 becomes low level, and when the voltage determination input 122 becomes low level. The voltage determination circuit is deactivated and the voltage determination output 123 changes to a low level, but the latch 1 output 120 maintains a high level.
[0022]
When the enable signal 110 is set to the low level after the enable signal 110 is set to the high level for a time sufficient for the voltage determination output 123 to be reliably output within the operating temperature range and the operating voltage range of the power supply voltage detection circuit, the latch 2 output is output. The latch 2 output 112 is kept at a high level until the enable signal 110 becomes a high level again and the power supply voltage detection circuit is operated again or the second latch circuit is initialized by setting the reset signal to a high level. maintain. The voltage determination circuit 101 operates only during a period when the voltage determination input 122 is at a high level by the above-described operation, so that power consumption can be reduced even if the high level period of the enable signal 110 is long.
[0023]
As described above, when the power supply voltage detection circuit of the present invention detects that the power supply voltage is higher than the determination voltage, it quickly deactivates the voltage determination circuit, so the power consumption of the power supply voltage detection circuit can be reduced. is there.
[0024]
(Second embodiment)
FIG. 4 is a diagram showing the configuration of the power supply voltage detection circuit according to the second embodiment of the present invention.
In FIG. 4, the operation control unit 430 and the latch circuit unit including the first latch circuit 402, the second latch circuit 403, and the third latch circuit 404 constitute an input / output control circuit. The operation control unit 430 includes an inverter 404 and a NOR gate 405 so as to control the operation / non-operation of the voltage determination circuit 401.
[0025]
The enable signal 410 and the input terminal of the inverter 404 are connected, and the inverted signal 421 of the enable signal 410 is the reset of the first input terminal of the NOR gate 405, the reset terminal R of the first latch circuit 402, and the third latch circuit 404. The terminal R is connected to the clock terminal C of the second latch circuit 403, and the input signal 422 of the voltage determination circuit 401 is connected to the output terminal of the NOR gate 405 and the input terminal of the voltage determination circuit 401.
[0026]
The voltage determination positive output 423 whose output changes to a high level when the power supply voltage is higher than the determination voltage is connected to the positive output terminal of the voltage determination circuit 401 and the clock input terminal C of the first latch circuit 402, and the first latch The data input terminal D of the circuit 402 and the power supply voltage VCC are connected, the output signal 420 of the first latch circuit 402, the output terminal Q of the first latch circuit 402, and the data input terminal D of the second latch circuit 403 The second input terminal of the NOR gate 405 is connected. When the power supply voltage is higher than the determination voltage, the voltage determination negative output 424 whose output changes to a low level is connected to the negative output terminal of the voltage determination circuit 401 and the clock input terminal C of the third latch circuit 404, and the third latch The data input terminal D of the circuit 404 and the power supply voltage VCC are connected, and the output signal 425 of the third latch circuit 404, the output terminal Q of the third latch circuit 404, and the third input terminal of the NOR gate 405 are connected. .
[0027]
By connecting the reset signal 411 and the reset terminal of the second latch circuit 403, the latch output 412 of the second latch circuit 403 is used as the output signal of the power supply voltage detection circuit according to the second embodiment of the present invention. A reset signal 411 is a signal for resetting the latch output 412 of the second latch circuit 403 to a low level during a period in which the reset signal 411 is at a high level. The reset signal 411 is fixed at a low level except when the output is initialized.
[0028]
FIG. 5 is a circuit diagram showing an example of a voltage determination circuit 401 constituting the power supply voltage detection circuit shown in FIG.
In FIG. 5, the enable signal 510 and the input terminal of the inverter 508 are connected, the inverted signal 521 of the enable signal 510, the output terminal and the source of the inverter 508 are connected to the power supply voltage VCC, and the gate terminal and the source of the PMOS 505 are connected to the ground voltage VSS. The gate terminal of the first NMOS 506 is connected to the gate terminal of the second NMOS 507 whose source is connected to the ground voltage VSS.
[0029]
The first terminal of the first resistor 501 and the second terminal of the second resistor 502 that connects the first terminal to the ground voltage VSS, the positive input terminal of the first comparator 503, and the negative terminal of the second comparator 504 The input terminal is connected to the power supply voltage divided voltage VR520. The first resistor 501 and the second resistor 502 constitute a resistance dividing circuit.
[0030]
The ground voltage VSS is supplied to the negative power supply terminal of the first comparator 503 and the negative power supply terminal of the second comparator 504, and the negative input terminal of the first comparator 503, the positive input terminal of the second comparator 504, and the constant voltage. A reference voltage REF 511 that is an output of the circuit 530 is connected. The output terminal of the first comparator 503 and the drain of the first NMOS 506 are connected to form a positive output terminal 512 of the voltage determination circuit, and the output terminal of the second comparator 504 and the drain of the second NMOS 507 are connected to determine the voltage. The negative output terminal 513 of the circuit is used. The first comparator 503 and the first NMOS 506 constitute a first voltage comparison circuit, and the second comparator 504 and the second NMOS 507 constitute a second voltage comparison circuit.
[0031]
The drain of the PMOS 505 is connected to the positive power supply terminal of the constant voltage circuit 530 to supply power to the constant voltage circuit 530, and is connected to the second terminal of the first resistor 501 to supply power to the resistance dividing circuit. In addition, it is connected to the positive power supply terminal of the comparator 503 to supply power to the first voltage comparison circuit, and is connected to the positive power supply terminal of the comparator 504 to supply power to the second voltage comparison circuit.
The PMOS 505 is a switch circuit that controls power supply or power supply cutoff to the constant voltage circuit 530, the resistor divider circuit, the first voltage comparison circuit, and the second voltage comparison circuit.
[0032]
Next, the operation of the voltage determination circuit in FIG. 5 will be described.
During the period when the enable signal 510 is at a low level, the PMOS 505 is turned off, so that power is not supplied to the constant voltage circuit 530, the resistor divider circuit, the first voltage comparison circuit, and the second voltage comparison circuit, resulting in low power consumption. When the NMOS 506 is turned on, the positive output terminal 512 of the voltage determination circuit is fixed at a low level, and when the NMOS 507 is turned on, the negative output terminal 513 of the voltage determination circuit is fixed at a low level.
[0033]
When the enable signal 510 is at a high level, the PMOS 505 is turned on to supply power to the constant voltage circuit 530, the resistor divider circuit, the first voltage comparison circuit, and the second voltage comparison circuit. The output reference voltage REF511 outputs a set constant voltage, the power supply voltage divided voltage VR520 outputs a voltage obtained by dividing the power supply voltage by the first resistor 501 and the second resistor 502, and the NMOS 506 is turned off. Thus, the positive output terminal 512 of the voltage determination circuit outputs a high level if the power supply voltage is higher than the determination voltage, outputs a low level if the power supply voltage is lower than the determination voltage, and the NMOS 507 is turned off to turn off the voltage determination circuit. The negative output terminal 513 has a low level when the power supply voltage is higher than the determination voltage, and a high level when the power supply voltage is lower than the determination voltage. To output.
[0034]
FIG. 6 is a timing chart showing a first operation of the power supply voltage detection circuit according to the second embodiment of the present invention, and shows an example when the power supply voltage is higher than the determination voltage.
In FIG. 6, when the enable signal 410 is initially at a low level, the voltage determination circuit is inoperative and the voltage determination positive output 423, the latch 1 output 420, the voltage determination negative output 424, the latch 3 output 425, the voltage determination input 422, and All latch 2 outputs 412 are at a low level. Next, when the enable signal 410 is set to the high level and the power supply voltage detection circuit is operated, the voltage determination input 422 becomes the high level, the voltage determination circuit starts operating, and the voltage determination correct is delayed by the output delay time of the voltage determination circuit. When the output 423 becomes high level, the latch 1 output 420 becomes high level, and when the latch 1 output 420 becomes high level, the voltage determination input 422 becomes low level and the voltage determination input 422 becomes low level. As a result, the voltage determination circuit becomes inoperative, and the voltage determination positive output 423 changes to low level, but the latch 1 output 420 maintains high level.
[0035]
When the enable signal 410 is set to low level after the enable signal 410 is set to high level for a time sufficient for the voltage determination positive output 423 to be reliably output within the operating temperature range and operating voltage range of the power supply voltage detection circuit, the latch 2 The output 412 becomes high level, and then the latch 2 output 412 remains at high level until the enable signal 410 becomes high level again to operate the power supply voltage detection circuit or the second latch circuit is initialized by setting the reset signal to high level. To maintain. During the period of the operation, the voltage determination negative output 424 and the latch 3 output 425 remain low and do not change.
The voltage determination circuit 401 operates only during a period when the voltage determination input 422 is at a high level by the above-described operation, so that power consumption can be reduced even if the high level period of the enable signal 410 is long.
[0036]
FIG. 7 is a timing chart showing a second operation of the power supply voltage detection circuit according to the second embodiment of the present invention, and shows an example when the power supply voltage is lower than the determination voltage.
In FIG. 7, when the enable signal 410 is initially at a low level, the voltage determination circuit is inoperative and the voltage determination positive output 423, the latch 1 output 420, the voltage determination negative output 424, the latch 3 output 425, the voltage determination input 422, and All latch 2 outputs 412 are at a low level.
[0037]
Next, when the enable signal 410 is set to the high level and the power supply voltage detection circuit is operated, the voltage determination input 422 becomes the high level, the voltage determination circuit starts operating, and the voltage determination negative is delayed by the output delay time of the voltage determination circuit. When the output 424 becomes high level, the latch 3 output 425 becomes high level, and when the latch 3 output 425 becomes high level, the voltage determination input 422 becomes low level, and the voltage determination input 422 becomes low level. Thus, the voltage determination circuit becomes non-operational and the voltage determination negative output 424 changes to low level, but the latch 3 output 425 maintains high level.
[0038]
When the enable signal 410 is set to the low level after the enable signal 410 is set to the high level for a time sufficient for the voltage determination negative output 424 to be reliably output within the operating temperature range and the operating voltage range of the power supply voltage detection circuit, the latch 2 The output 412 remains low and does not change. During the period of the operation, the voltage determination positive output 423 and the latch 1 output 420 remain low and do not change.
The voltage determination circuit 401 operates only during a period when the voltage determination input 422 is at a high level by the above-described operation, so that power consumption can be reduced even if the high level period of the enable signal 410 is long.
[0039]
As described above, the power supply voltage detection circuit of the present invention quickly deactivates the voltage determination circuit when it detects that the power supply voltage is higher than the determination voltage, and immediately detects that the power supply voltage is lower than the determination voltage. Since the voltage determination circuit is deactivated, the power consumption of the power supply voltage detection circuit can be reduced.
[0040]
【The invention's effect】
As described above, in the power supply voltage detection circuit of the present invention, the power consumption of the power supply voltage detection circuit can be reduced by quickly deactivating the voltage determination circuit when the voltage determination output changes.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a power supply voltage detection circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of a voltage determination circuit constituting the power supply voltage detection circuit shown in FIG.
FIG. 3 is a timing chart showing the operation of the power supply voltage detection circuit according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a configuration of a power supply voltage detection circuit according to a second embodiment of the present invention.
5 is a circuit diagram of a voltage determination circuit constituting the power supply voltage detection circuit shown in FIG. 4. FIG.
FIG. 6 is a timing chart showing a first operation of the power supply voltage detection circuit according to the second example of the present invention.
FIG. 7 is a timing chart showing a second operation of the power supply voltage detection circuit according to the second example of the present invention.
FIG. 8 is a diagram showing a configuration of a conventional power supply voltage detection circuit.
FIG. 9 is a timing chart showing the operation of a conventional power supply voltage detection circuit.
[Explanation of symbols]
101 ... Voltage determination circuit 130 ... Operation control unit 102, 103 ... Latch circuit 201, 202 ... Resistance 203 ... Comparator 230 ... Constant voltage circuit 205 ... PMOS
206 ... NMOS

Claims

A voltage determination circuit that compares the determination voltage and the power supply voltage and outputs a voltage signal based on the comparison result ; and
A latch circuit unit that holds and outputs a voltage signal output from the voltage determination circuit ;
An operation control unit fed back the comparison result from the latch circuit unit ;
A power supply voltage detection circuit comprising :
The latch circuit unit includes a first latch circuit and a second latch circuit,
The first latch circuit is connected between the voltage determination circuit and the second latch circuit, holds the output of the input voltage determination circuit, and outputs the output to the second latch circuit and the operation Feedback to the control unit,
The operation control unit performs control to switch the voltage determination circuit from a non-operation state to an operation state when a signal for operating the voltage determination circuit is input, and changes the voltage determination circuit when the fed back signal changes. When a signal for inactivating the voltage determination circuit is input, the first latch circuit is reset, and the second latch circuit holds the output of the first latch circuit. A power supply voltage detection circuit, wherein the voltage determination circuit is put into a non-operating state .

The first latch circuit has a clock input terminal for inputting a signal for starting a circuit operation;
The power supply voltage detection circuit according to claim 1, wherein an output of the voltage determination circuit is input to the clock input terminal, a circuit operation is started based on a change in the output, and the output is held .