KR100260089B1 - 전전자 교환기의 알람 제어 장치 - Google Patents

전전자 교환기의 알람 제어 장치 Download PDF

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Abstract

본 발명은 전전자 교환기의 알람 제어 장치에 관한 것으로, 메시지 저장 인터페이스 어셈블리와, 입출력 인터페이스 어셈블리-A0부와, 입출력 인터페이스 어셈블리-A1부와, 내부 프로세서 글로벌 통신 제어 어셈블리부가 각각 논리합 게이트의 논리합 처리를 통해 메인 프로세서 이중화 어셈블리부내의 알람 포트로 연결시키므로, 하드웨어 알람 상태인 펑션 페일 알람과 오픈 알람 상태를 동시에 취합하여 파악할 수 있는 효과가 있다.

Description

전전자 교환기의 알람 제어 장치
본 발명은 전전자 교환기(Full Electronic Telephone eXchange)에 관한 것으로, 특히 TDX-10A 교환기에 있어서, 메인 프로세서 시스템의 기능상 보드 장애를 통보하는 두가지 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)을 동시에 제어할 수 있도록 한 전전자 교환기의 알람 제어 장치에 관한 것이다.
일반적으로, 전전자 교환기에서 기능상 보드 에러가 발생할 때, 통보하는 하드웨어 알람은 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)이 있는데, 펑션 페일 알람(Function Fail Alarm)은 보드가 동작중에 기능상의 장애로 인하여 발생하는 알람이고, 오픈 알람(Open Alarm)은 보드가 마더 보드(Mother board)에 삽입이 않되었을 때, 감지되는 알람이다.
도 1은 종래 전전자 교환기의 알람 제어 장치에 대한 전체적인 블록 구성도로서, 메시지 저장 인터페이스 어셈블리(Message Storage Interface Assembly : 이하, MSIA라 약칭함)-N부(1)와, 입출력 인터페이스 어셈블리(Input Output Interface Assembly : 이하, IOIA라 약칭함)-A0부(2)와, IOIA-A1부(3)와, 내부 프로세서 글로벌 통신 제어 어셈블리(Inter Processor Global communication control Assembly : 이하, IPGA라 약칭함)부(4)와, 메인 프로세서 이중화 어셈블리(Main Processor Duplication Assembly : 이하, MPDA라 약칭함)부(5)와, MPDA Side-A(6)와, MPDA Side-B(7)로 구성된다.
상기와 같이 구성된 MSIA-N부(1)와, IOIA-A0부(2)와, IOIA-A1부(3)와, IPGA부(4)와, MPDA부(5)는 각각 이중화로 구성되어 있는데, 이렇게 이중화로 구성된 어셈블리 보드들이 마더 보드(Mother Board)에 삽입되어 있는 상태에서 MPDA부(5)는 각각의 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)을 발생하는 알람 포트로 연결하여 MSIA-N부(1)와, IOIA-A0부(2)와, IOIA-A1부(3)와, IPGA부(4)를 감시한다.
그러나, MPDA부(5)가 알람을 연결시킬 만큼의 핀(Pin)의 여유가 없다면, 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 파악할 수 없다는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 MPDA부가 알람 상태를 연결시킬 만큼의 핀(Pin)의 여유가 없을 때, MSIA-N부와, IOIA-A0부와, IOIA-A1부와, IPGA부에서 전송되는 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 각각 논리합 게이트의 논리합 처리를 통해 동시에 파악할 수 있도록 한 전전자 교환기의 알람 제어 장치를 제공하는데 있다.
이러한 목적을 달성하기 위한 본 발명은 전전자 교환기의 알람 제어 장치에 관한 것으로, 메시지 저장 인터페이스 어셈블리와, 입출력 인터페이스 어셈블리-A0부와, 입출력 인터페이스 어셈블리-A1부와, 내부 프로세서 글로벌 통신 제어 어셈블리부가 각각 메인 프로세서 이중화 어셈블리부내의 알람 포트로 연결시킨후, 하드웨어 알람 상태인 펑션 페일 알람과 오픈 알람 상태를 동시에 취합하여 파악할 수 있도록 하는 논리합 게이트를 구비한다.
도 1은 종래 전전자 교환기의 알람 제어 장치의 전체적인 블록 구성도,
도 2는 본 발명에 의한 전전자 교환기의 알람 제어 장치의 전체적인 블록 구성도.
<도면의 주요부분에 대한 부호의 설명>
10 : MSIA-N부 20 : IOIA-A0부
30 : IOIA-A1부 40 : IPGA부
50,60,70,80 : 논리합 게이트 90 : MPDA부
92 : MPDA Side-A 94 : MPDA Side-B
이하, 첨부된 도면을 참조하여 설명되는 본 발명의 실시예로부터 본발명의 목적 및 특징이 보다 명확하게 이해될 수 있도록 보다 상세히 설명하기로 한다.
도 2는 본 발명에 의한 전전자 교환기의 알람 제어 장치의 전체적인 블록 구성도로서, MSIA-N부(10)와, IOIA-A0부(20)와, IOIA-A1부(30)와, IPGA부(40)와, 논리합 게이트(50,60,70,80)와, MPDA부(90)와, MPDA Side-A(92)와, MPDA Side-B(94)로 구성된다.
MSIA-N부(10)는 메인 프로세서 시스템과 스몰 컴퓨터 시스템 인터페이스(Small Computer System Interface : 이하, SCSI라 약칭함) 버스를 통하여 범용 보조 기억 장치인 하드 디스크 유니트 및 마그네틱 유니트를 효율적으로 제어하는 호스트 어답터(Host Adaptor)의 기능을 갖고, 시스템 장애가 발생하면 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 논리합 게이트(50)의 논리합 처리를 통해 MPDA부(90)내의 MPDA Side-A(92)와, MPDA Side-B(94)의 알람 포트로 전송하는 어셈블리 보드이다.
IOIA-A0, IOIA-A1부(20,30)는 메인 프로세서 시스템과 운용자 간 통신을 위하여 각종 입출력 장치 및 데이터 링크 인터페이스 기능과, MC68360MPU 사용과, X.25 전용 콘트롤러 적용과, MPS 버스 인터페이스와, PBA당 2-동기 직렬 채널 제공과, PBA당 8-비동기 직렬 채널 제공과, 듀얼 포트 512Kbytes 램과, 128Kbytes 롬과, 5124Kbytes 로컬 램 기능을 수행하는 중에 시스템 장애가 발생하면 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 논리합 게이트(60,70)의 논리합 처리를 통해 MPDA부(90)내의 MPDA Side-A(92)와, MPDA Side-B(94)의 알람 포트로 전송하는 어셈블리 보드이다.
IPGA부(40)는 타 프로세서 블록간 통신을 위한 내부 프로세서 통신(Inter Processor Communication : 이하, IPC라 약칭함) 게이트웨이 노드(Gateway node)를 제공하고, 서브시스템내의 인터페이스를 위해 글로벌 버스 마스터(Global bus master) 기능을 제공하며, 정합 기능은 RS-422 레벨에 의한 비트-오리엔티드 플레임 포맷(bit-oriented frame format)의 형태로 프로세서간 통신 기능과, 32bit MC68020 CPU 채택과, 게이트웨이 정합 및 글로벌 버스 정합 기능과, MPS 버스 정합 기능과, 128Kbytes 듀얼 포트 램과, 128Kbytes 로컬 롬과, 512Kbytes 로컬 램을 수행하는 중에 시스템 장애가 발생하면 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 논리합 게이트(80)의 논리합 처리를 통해 MPDA부(90)내의 MPDA Side-A(92)와, MPDA Side-B(94)의 알람 포트로 전송하는 어셈블리 보드이다.
논리합 게이트(50,60,70,80)는 MSIA-N부(10)와, IOIA-A0부(20)와, IOIA-A1부(30)와, IPGA부(40)에서 발생하는 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 입력받아 논리합 처리한 후, MPDA부(90)로 전송한다.
MPDA부(90)는 센트롤 프로세싱(Central Processing)용 회로팩으로 페이지드 메모리 맵트 관리(Paged memory mapped management) 기능과, MPS 버스 아비트레이션(arbitration) 기능과, 인터럽트 핸들러(Interrupt handler) 기능과, 입출력 보드로부터 펑션 페일 수집 및 처리하는 기능과, 64Mbytes DRAM과, 128Kbytes 로컬 롬과, 64Kbytes 로컬 SRAM과, C-채널 및 D-채널, S-채널 정합 기능을 수행한다.
결론적으로, MSIA-N부(10)와, IOIA-A0부(20)와, IOIA-A1부(30)와, IPGA부(40)를 각각 논리합 게이트를 통해 MPDA부(90)내의 알람 포트로 연결시키면, 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 동시에 논리합 처리하여 효율적으로 취합하고, 장애 상태를 파악할 수 있는 것이다.
이상, 상기와 같이 설명한 본 발명은 전전자 교환기의 MSIA-N부와, IOIA-A0부와, IOIA-A1부와, IPGA부가 각각 논리합 게이트를 통해 MPDA부내의 알람 포트로 연결시키면, 하드웨어 알람 상태인 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 동시에 논리합 처리하여 알람 상태를 효율적으로 취합하고, 모니터를 통해 펑션 페일 알람(Function Fail Alarm)과 오픈 알람(Open Alarm)상태를 파악할 수 있는 효과가 있다.

Claims (1)

  1. 메시지 저장 인터페이스 어셈블리와, 입출력 인터페이스 어셈블리-A0부와, 입출력 인터페이스 어셈블리-A1부와, 내부 프로세서 글로벌 통신 제어 어셈블리부와, 메인 프로세서 이중화 어셈블리부를 구비한 전전자 교환기의 알람 제어 장치에 있어서,
    상기 메시지 저장 인터페이스 어셈블리와, 상기 입출력 인터페이스 어셈블리-A0부와, 상기 입출력 인터페이스 어셈블리-A1부와, 상기 내부 프로세서 글로벌 통신 제어 어셈블리부가 각각 상기 메인 프로세서 이중화 어셈블리부내의 알람 포트로 연결시킨후, 하드웨어 알람 상태인 펑션 페일 알람과 오픈 알람 상태를 동시에 취합하여 파악할 수 있도록 하는 논리합 게이트를 구비하는 것을 특징으로 하는 전전자 교환기의 알람 제어 장치.
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