KR100259339B1 - Programmable i/o circuit - Google Patents

Programmable i/o circuit Download PDF

Info

Publication number
KR100259339B1
KR100259339B1 KR1019970020560A KR19970020560A KR100259339B1 KR 100259339 B1 KR100259339 B1 KR 100259339B1 KR 1019970020560 A KR1019970020560 A KR 1019970020560A KR 19970020560 A KR19970020560 A KR 19970020560A KR 100259339 B1 KR100259339 B1 KR 100259339B1
Authority
KR
South Korea
Prior art keywords
output
signal
port
input
port type
Prior art date
Application number
KR1019970020560A
Other languages
Korean (ko)
Other versions
KR19980084709A (en
Inventor
한대근
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970020560A priority Critical patent/KR100259339B1/en
Publication of KR19980084709A publication Critical patent/KR19980084709A/en
Application granted granted Critical
Publication of KR100259339B1 publication Critical patent/KR100259339B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

PURPOSE: A programmable input/output circuit is provided to delay a drive signal to supply the delayed signal on an output driver with a time difference, and to control the output driver and to change the port type by implementing plurality of output transistors in the output driver. CONSTITUTION: The programmable input/output circuit includes a drive signal generator(300), a delayer(400), a port type setter(500) and an output driver(600). The drive signal generator(300) logically combines the output signals of the input/output set register for setting input/output and a port data register for outputting data. The delayer delays the output of the drive signal generator for a predetermined period of time. The port type setter(500) outputs a port type set signal with response to the output signal of the drive signal generator, reset signal, shift clock signal and a port type signal from outside. The output driver(600) outputs the data in CMOS type or PMOS open drain type with response to the output signals of the port type setter and the delayer.

Description

프로그램 가능한 입출력회로Programmable I / O Circuit

본 발명은 입출력회로에 관한 것으로, 특히 포트타입 및 포트구동능력을 프로그램에 의해 제어할 수 있도록 한 프로그램 가능한 입출력회로에 관한 것이다.The present invention relates to an input / output circuit, and more particularly, to a programmable input / output circuit for controlling a port type and a port driving capability by a program.

도1은 종래 입출력회로도로서, 이에 도시된 바와같이 입출력 지정을 위한 입출력지정레지스터(10)와; 데이터를 출력하기 위한 포트데이터레지스터(20)와; 상기 입출력지정레지스터(10)의 출력신호를 반전하는 인버터(INV1)와, 상기 인버터(INV1)의 출력신호와 상기 포트데이터레지스터(20)의 출력신호를 노아조합하는 노아게이트(NOR1)와, 상기 입출력지정레지스터(10)와 상기 포트데이터레지스터(20)의 출력신호를 낸드조합하는 낸드게이트(NAND1)로 이루어져, 상기 입출력지정레지스터(10)와 상기 포트데이터레지스터(20)의 출력신호를 논리조합하여 출력구동신호를 발생하는 구동신호발생부(30)와; 직렬연결된 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)로 이루어져 상기 구동신호발생부(30)의 출력신호에 따라 그에따른 신호를 입출력포트(50)를 통해 출력하는 출력구동부(40)로 구성된다.1 is a conventional input / output circuit diagram, as shown therein; an input / output designation register 10 for designating an input / output; A port data register 20 for outputting data; An inverter INV1 for inverting the output signal of the input / output designated register 10, a noar gate NOR1 for performing a NOA combination of the output signal of the inverter INV1 and the output signal of the port data register 20, and the NAND gate NAND1 for NAND combining the output signal of the input / output designated register 10 and the port data register 20, and logically combines the output signals of the input / output designated register 10 and the port data register 20. A drive signal generator 30 for generating an output drive signal; Composed of a series connected PMOS transistor (PM1) and the enMOS transistor (NM1) composed of an output driver 40 for outputting the corresponding signal through the input and output port 50 according to the output signal of the drive signal generator 30 do.

미설명부호는 입력버퍼(60)이다.Unexplained code is the input buffer 60.

이와같이 구성된 종래 회로의 동작을 살펴보면 다음과 같다.Looking at the operation of the conventional circuit configured as described above are as follows.

먼저, 입출력지정레지스터(10)의 출력이 '로우'이면 전체회로는 입력모드가 되어 입출력포트를 통해 입력된 데이터는 입력버퍼(INV2)를 통해 내부회로에 인가된다.First, when the output of the input / output designated register 10 is 'low', the entire circuit is in an input mode, and data input through the input / output port is applied to the internal circuit through the input buffer INV2.

그러나 입출력지정레지스터(10)의 출력이 '하이'이면 전체회로는 출력모드가 된다. 이때, 포트데이터레지스터(20)의 출력이 '로우'이면 낸드게이트(NAND1)와 노아게이트(NOR1)의 출력(①,②)은 '하이'가 되어 피모스트랜지스터(PM1)는 오프되고, 엔모스트랜지스터(NM1)는 온된다.However, if the output of the input / output designated register 10 is 'high', the entire circuit is in the output mode. At this time, when the output of the port data register 20 is 'low', the outputs (①, ②) of the NAND gate NAND1 and the NOA gate NOR1 become 'high', and the PMOS transistor PM1 is turned off, and the yen Most transistors NM1 are turned on.

이에따라 입출력포트를 통해서는 '로우'신호가 출력된다.Accordingly, a 'low' signal is output through the input / output port.

반대로 포트데이터레지스터(20)의 출력이 '하이'이면 입출력포트를 통해서는 '하이'신호가 출력된다.On the contrary, when the output of the port data register 20 is 'high', a 'high' signal is output through the input / output port.

한편, 리셋신호(Reset_B)가 입력되면 입출력지정레지스터(10)는 '로우'신호를 출력하여 입력모드가 되고, 포트데이터레지스터(20)도 '로우'신호를 출력하여 출력신호는 '로우'신호가 된다.Meanwhile, when the reset signal Reset_B is input, the input / output designated register 10 outputs a 'low' signal to enter the input mode, and the port data register 20 also outputs a 'low' signal so that the output signal is a 'low' signal. Becomes

이상에서 설명한 바와같이 종래의 회로는 출력변환시 발생하는 EMI노이즈에 의해 시스템이 오동작할 우려가 있고, 출력구동부의 피모스트랜지스터와 엔모스트랜지스터가 동시에 턴온되는 시점이 있어 전력소모가 커지는 문제점이 있었다.As described above, in the conventional circuit, the system may malfunction due to EMI noise generated during the output conversion, and there is a problem in that power consumption increases due to the point where the PMOS transistor and the NMOS transistor of the output driver are turned on at the same time.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 구동신호를 지연시켜 시차를 두어 출력구동부에 인가하도록하고, 출력구동부의 출력 트랜지스터를 다수개 구비하여 이를 제어하도록 함으로써 포트타입을 변경할 수 있도록 한 프로그램 가능한 입출력회로를 제공하는데 있다.An object of the present invention is to solve the conventional problems by delaying the drive signal to be applied to the output driver with a time difference, and to provide a plurality of output transistors of the output driver to control this by changing the port type To provide a possible input and output circuit.

도 1은 종래 입출력회로도.1 is a conventional input and output circuit diagram.

도 2는 본 발명의 일 실시예시도.Figure 2 is an embodiment of the present invention.

도 3은 도2에 있어서, 각부 타이밍도.3 is a timing diagram of each part in FIG. 2;

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

100 : 입출력지정레지스터200 : 포트데이타레지스터100: I / O designation register 200: Port data register

300 : 구동신호발생부400 : 지연부300: drive signal generator 400: delay unit

500 : 포트타입설정부600 : 출력구동부500: Port type setting unit 600: Output driver

700 : 입출력포트800 : 입력버퍼700: I / O port 800: Input buffer

510 : 포트타입레지스터510: port type register

상기 본 발명의 목적을 달성하기 위한 프로그램 가능한 입출력회로는 입출력 지정을 위한 입출력지정레지스터와 데이터를 출력하기 위한 포트데이터레지스터의 출력신호를 논리조합하여 출력하는 구동신호발생수단과; 상기 구동신호발생부의 출력신호를 소정시간 지연시키는 지연수단과; 상기 구동신호발생수단의 출력신호와 리셋신호 및 시프트클럭신호 그리고 외부로부터의 포트타입신호에 따라 그에따른 포트타입설정신호를 출력하는 포트타입설정수단과; 상기 포트타입설정수단과 상기 지연수단의 출력신호에 따라 CMOS 타입 또는 피모스 오픈드레인타입으로 데이터를 출력하는 출력구동수단으로 구성한다.The programmable input / output circuit for achieving the object of the present invention comprises: drive signal generating means for logically combining an output signal of an input / output designated register for input / output designation and a port data register for outputting data; Delay means for delaying the output signal of the drive signal generator for a predetermined time; Port type setting means for outputting a port type setting signal according to an output signal of said drive signal generating means, a reset signal, a shift clock signal, and a port type signal from the outside; And output drive means for outputting data in the CMOS type or PMOS open drain type according to the output signal of the port type setting means and the delay means.

이하, 본 발명의 작용 및 효과를 일 실시예를 들어 설명한다.Hereinafter, the operation and effects of the present invention will be described with reference to one embodiment.

도2는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 입출력 지정을 위한 입출력지정레지스터(100)와; 데이터를 출력하기 위한 포트데이터레지스터(200)와; 상기 입출력지정레지스터(100)의 출력신호를 반전하는 인버터(INV1)와, 상기 인버터(INV1)의 출력신호와 상기 포트데이터레지스터(200)의 출력신호를 노아조합하는 노아게이트(NOR0)와, 상기 입출력지정레지스터(100)와 상기 포트데이터레지스터(200)의 출력신호를 낸드조합하는 낸드게이트(NAND1)로 이루어져, 상기 입출력지정레지스터(100)와 상기 포트데이터레지스터(200)의 출력신호를 논리조합하여 출력구동신호를 발생하는 구동신호발생부(300)와; 상기 낸드게이트(NAND1)의 출력신호를 소정시간 지연시키는 지연부(400)와; 상기 노아게이트(NOR0)의 출력신호와 리셋신호(Reset_B) 및 시프트클럭(SCK) 그리고 포트타입신호에 따라 그에따른 포트타입구동신호를 출력하는 포트타입설정부(500)와; 상기 포트타입설정부(500)와 상기 지연부(400)의 출력신호에 따라 CMOS 타입 또는 피모스 오픈드레인타입으로 데이터를 출력하는 출력구동부(600)로 구성한다.2 is an exemplary embodiment of the present invention, as shown therein; an input / output designation register 100 for designating an input / output; A port data register 200 for outputting data; An inverter INV1 for inverting the output signal of the input / output designated register 100, a noar gate NOR0 for combining the output signal of the inverter INV1 and the output signal of the port data register 200, and the NAND gate NAND1 for NAND combining the output signal of the input / output designated register 100 and the port data register 200, and logically combines the output signals of the input / output designated register 100 and the port data register 200. A drive signal generator 300 for generating an output drive signal; A delay unit 400 for delaying an output signal of the NAND gate by a predetermined time; A port type setting unit 500 for outputting a port type driving signal according to the output signal of the noah gate NOR0, a reset signal Reset_B, a shift clock SCK, and a port type signal; In accordance with the output signal of the port type setting unit 500 and the delay unit 400 is configured as an output driver 600 for outputting data in the CMOS type or PMOS open drain type.

상기 포트타입설정부(500)는 상기 노아게이트(NOR0)의 출력신호와 리셋신호(Reset_B)를 앤드조합하는 앤드게이트(AND1)와; 상기 노아게이트(NOR0)의 출력신호와 시프트클럭신호(SCK)를 앤드조합하는 앤드게이트(AND2)와; 상기 앤드게이트(AND2)의 출력신호에 따라 인에이블되어 상기 노아게이트(NOR0)의 출력신호를 순서대로 1클럭씩 지연시키는 직렬연결된 다수개의 플립플롭(FF0-FF7)과; 상기 앤드게이트(AND1)의 출력신호를 셋트신호로 입력받고, 외부로부터의 제어신호에 따라 포트타입설정을 위한 제어신호를 출력하는 포트타입레지스터(510)와; 상기 각 플립플롭(FF0-FF7)의 출력신호와 상기 포트타입레지스터(510)의 출력신호를 각기 입력받아 이를 노아조합하여 출력하는 다수의 노아게이트(NOR1-NOR8)로 구성한다.The port type setting unit 500 includes an AND gate AND1 for AND-combining the output signal of the NOA gate NOR0 and the reset signal Reset_B; An AND gate AND2 for AND-combining the output signal of the NOA gate NOR0 and the shift clock signal SCK; A plurality of flip-flops (FF0-FF7) connected in series for enabling the delayed output signal of the NOA gate (NOR0) by one clock in order according to the output signal of the AND gate AND2; A port type register 510 which receives the output signal of the AND gate AND1 as a set signal and outputs a control signal for setting the port type according to a control signal from the outside; The output signal of each of the flip-flops FF0-FF7 and the output signal of the port type register 510 are respectively input and configured by a plurality of NOR gates NOR1 to NOR8 that combine and output the same.

상기 출력구동부(600)는 상기 포트타입설정부(500)의 출력신호를 입력받는 병렬연결된 다수의 엔모스트랜지스터(NM_0-NM_7)와; 상기 다수개의 엔모스트랜지스터(NM_0-NM_7)와 직렬연결되고, 상기 지연부(400)의 출력신호를 입력받는 피모스트랜지스터(PM1)로 구성한다.The output driver 600 includes a plurality of NMOS transistors NM_0-NM_7 connected in parallel to receive output signals of the port type setting unit 500; A plurality of NMOS transistors NM_0-NM_7 are connected in series, and are configured as PMOS transistors PM1 receiving the output signal of the delay unit 400.

이와같이 구성한 본 발명의 일 실시예의 동작을 첨부한 도3을 참조하여 설명하면 다음과 같다.Referring to Figure 3 attached to the operation of an embodiment of the present invention configured as described above are as follows.

우선 개략적인 동작을 설명하면, 리셋신호(Reset_B)가 인가되면 도3의 리셋트상태구간에서 보는바와 같이 지연부(400)의 출력신호는 '하이'가 되고, 각 엔모스트랜지스터(NM_0~NM_7)의 게이트에 인가되는 신호는 '로우'가 되어 시스템은 입력모드가 된다.First of all, when the reset signal Reset_B is applied, as shown in the reset state section of FIG. 3, the output signal of the delay unit 400 becomes 'high', and each of the enMOS transistors NM_0 to NM_7. The signal applied to the gate of < RTI ID = 0.0 >

이에따라 입출력포트(700)를 통해 입력된 신호를 입력버퍼(800)를 통해 내부회로에 인가된다.Accordingly, the signal input through the input and output port 700 is applied to the internal circuit through the input buffer (800).

그리고 입출력지정레지스터(100)의 출력이 '로우'이면 시스템은 입력모드가 되고, '하이'이면 출력모드가 된다.If the output of the input / output designated register 100 is 'low', the system is in an input mode, and if it is 'high', the system is in an output mode.

또한 포트데이터레지스터(200)의 출력이 '로우'이면 입출력포트(700)를 통해 출력되는 신호로 '로우'이고, 포트데이터레지스터(200)의 출력이 '하이'이면 입출력포트(700)를 통해 출력되는 신호도 '하이'가 된다.In addition, if the output of the port data register 200 is 'low', the signal output through the input / output port 700 is 'low', and if the output of the port data register 200 is 'high', it is through the input / output port 700. The output signal is also 'high'.

이와같은 상태에서 먼저, CMOS타입출력모드에서 데이터(0)가 출력되는 동작을 도3을 참조하여 설명한다.In this state, first, the operation of outputting data 0 in the CMOS type output mode will be described with reference to FIG.

먼저, CMOS타입 출력모드에서는 포트타입레지스터(510)의 각 단자에서 모두 '로우'신호를 출력한다.First, in the CMOS type output mode, all of the terminals of the port type register 510 output 'low' signals.

이때, 입출력지정레지스터(100)의 출력신호는 '하이'이고, 포트데이터레지스터(200)의 출력신호는 '로우'이므로 낸드게이트(NAND1)의 출력신호는 '하이'가 되고, 노아게이트(NOR1)의 출력신호는 '로우'가 된다.At this time, since the output signal of the input / output designated register 100 is 'high' and the output signal of the port data register 200 is 'low', the output signal of the NAND gate NAND1 is 'high', and the noah gate NOR1. ) Output signal is 'low'.

상기 낸드게이트(NAND1)의 출력신호는 지연부(400)를 통해 소정시간 지연되어 피모스트랜지스터(PM1)의 게이트에 인가된다. 이로인해 그 피모스트랜지스터(PM1)는 턴오프된다.The output signal of the NAND gate NAND1 is delayed for a predetermined time through the delay unit 400 and applied to the gate of the PMOS transistor PM1. As a result, the PMOS transistor PM1 is turned off.

그리고 상기 노아게이트(NOR1)와 시프트클럭(SCK)을 입력받는 앤드게이트(AND2)는 시프트클럭(SCK)를 출력하는데, 이는 각 플립플롭(FF0-FF7)의 인에이블신호로 인가된다.The AND gate AND2 receiving the NOA gate NOR1 and the shift clock SCK outputs a shift clock SCK, which is applied as an enable signal of each flip-flop FF0-FF7.

따라서 상기 각 플립플롭(FF0-FF7)은 상기 앤드게이트(AND2)의 출력신호의 하강에지부터 순서대로 '로우'신호를 출력한다.Accordingly, each of the flip-flops FF0-FF7 outputs a 'low' signal in order from the falling edge of the output signal of the AND gate AND2.

상기 각 플립플롭(FF0-FF7)과 상기 포트타입레지스터(510)의 출력신호를 입력받아 논리조합하는 각 노아게이트(NOR1-NOR8)는 순서대로 모두 '하이'신호를 출력한다.Each of the NOR gates NOR1-NOR8 that receive and logically combine the output signals of each of the flip-flops FF0-FF7 and the port type register 510 outputs a high signal in order.

이로인해 각 엔모스트랜지스터(NM_0~NM_7)는 순차적으로 턴온되어 입출력포트(700)를 통해서는 '로우'신호가 출력된다.As a result, each of the NMOS transistors NM_0 to NM_7 is sequentially turned on, and a 'low' signal is output through the input / output port 700.

반대로 CMOS타입출력모드에서 포트데이터레지스터(200)의 출력이 '하이'인 경우에는 낸드게이트(NAND1)의 출력이 '로우'가 되는데, 이는 지연부(400)를 통해 소정시간 지연되어 피모스트랜지스터(PM1)에 인가됨으로써 그 피모스트랜지스터(PM1)를 턴온시킨다.On the contrary, when the output of the port data register 200 is 'high' in the CMOS type output mode, the output of the NAND gate NAND1 is 'low', which is delayed by a predetermined time through the delay unit 400 and the PMOS transistor. Applied to (PM1), the PMOS transistor PM1 is turned on.

그리고 노아게이트(NOR1)의 출력신호는 '로우'가 되는데, 이 노아게이트(NOR1)의 출력신호의 하강에지에서 각 플립플롭(FF0-FF7)의 출력신호가 동시에 '하이'가 된다.The output signal of the NOA gate NOR1 becomes 'low', and the output signals of the respective flip-flops FF0-FF7 become 'high' at the falling edge of the output signal of the NOA gate NOR1.

이에따라 각 노아게이트(NOR1-NOR8)는 모두 '로우'신호를 출력하여 각 엔모스트랜지스터(NM_0~NM_7)는 모두 턴오프된다.Accordingly, each of the NOR gates NOR1-NOR8 outputs a 'low' signal so that each of the NMOS transistors NM_0 to NM_7 is turned off.

이와같이 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM_0~NM_7)의 동작시간이 달라 EMI노이즈발생을 제거할 수 있다.As such, the operating time of the PMOS transistors PM1 and the NMOS transistors NM_0 to NM_7 can be eliminated, thereby eliminating EMI noise.

다른예로서 피모스 오픈 드레인타입 출력모드에서 데이터(0)가 출력되는 동작을 도3을 참조하여 설명한다.As another example, an operation of outputting data 0 in the PMOS open drain type output mode will be described with reference to FIG.

먼저, 피모스 오픈 드레인타입 출력모드인 경우에는 포트타입레지스터(510)에서 모두 '하이'인 신호를 출력한다.First, in the PMOS open-drain type output mode, all of the port type registers 510 output 'high' signals.

이때, 입출력지정레지스터(100)의 출력신호는 '하이'이고, 포트데이터레지스터(200)의 출력신호는 '로우'이므로 상기 동작설명에서와 같이 피모스트랜지스터(PM1)는 턴오프된다.In this case, since the output signal of the input / output designated register 100 is 'high' and the output signal of the port data register 200 is 'low', the PMOS transistor PM1 is turned off as in the operation description.

그리고 상기 포트타입레지스터의 출력이 모두 '하이'이므로 노아게이트(NOR1-NOR8)의 출력은 동시에 모두 '로우'가 되어 각 엔모스트랜지스터(NM_0~NM_7)는 동시에 턴오프된다.Since the outputs of the port type registers are all high, the outputs of the NOR gates NOR1-NOR8 are all low at the same time, and each of the NMOS transistors NM_0 to NM_7 is turned off at the same time.

이로인해 입출력포트(700)의 출력은 트리스테이트(TRI STATE)가 된다. 즉, 피모스 오픈 드레인타입으로 동작한다.As a result, the output of the input / output port 700 becomes a tri state. That is, it operates with PMOS open drain type.

반대로 포트데이터레지스터(200)의 출력이 '하이'인 경우에는 낸드게이트(NAND1)와 지연부(400)에 의해 피모스트랜지스터(PM1)가 턴온되어, 입출력포트(700)의 출력은 '하이'가 된다.On the contrary, when the output of the port data register 200 is 'high', the PMOS transistor PM1 is turned on by the NAND gate NAND1 and the delay unit 400, and the output of the input / output port 700 is 'high'. Becomes

이상에서 상세히 설명한 바와같이 본 발명은 지연부를 통해 출력구동부의 트랜지스터를 시차를 두어 턴온시킴으로써 전력소비를 줄일 수 있고, 출력 데이터변환시 발생하는 EMI 노이즈를 방지할 수 있으며, 프로그램에 의해 포트타입을 설정할 수 있는 효과가 있다.As described in detail above, the present invention can reduce the power consumption by turning on the transistor of the output driver through the delay unit with a time difference, can prevent the EMI noise generated during the output data conversion, and can set the port type by the program. It has an effect.

Claims (4)

입출력 지정을 위한 입출력지정레지스터와 데이터를 출력하기 위한 포트데이터레지스터의 출력신호를 논리조합하여 출력하는 구동신호발생수단과; 상기 구동신호발생부의 출력신호를 소정시간 지연시키는 지연수단과; 상기 구동신호발생수단의 출력신호와 리셋신호 및 시프트클럭신호 그리고 외부로부터의 포트타입신호에 따라 그에따른 포트타입설정신호를 출력하는 포트타입설정수단과; 상기 포트타입설정수단과 상기 지연수단의 출력신호에 따라 CMOS 타입 또는 피모스 오픈드레인타입으로 데이터를 출력하는 출력구동수단으로 구성한 것을 특징으로 하는 프로그램 가능한 입출력회로.Drive signal generating means for logically combining the output signals of the input / output designation register for input / output designation and the port data register for outputting data; Delay means for delaying the output signal of the drive signal generator for a predetermined time; Port type setting means for outputting a port type setting signal according to an output signal of said drive signal generating means, a reset signal, a shift clock signal, and a port type signal from the outside; And output driving means for outputting data in the CMOS type or PMOS open drain type according to the output signal of the port type setting means and the delay means. 제1항에 있어서, 상기 입출력지정레지스터의 출력신호를 반전하는 제1인버터와, 상기 제1인버터의 출력신호와 상기 포트데이터레지스터의 출력신호를 노아조합하는 노아게이트(NOR0)와, 상기 입출력지정레지스터와 상기 포트데이터레지스터의 출력신호를 낸드조합하는 낸드게이트(NAND1)로 이루어진 것을 특징으로 하는 프로그램 가능한 입출력회로.2. The apparatus of claim 1, further comprising: a first inverter for inverting an output signal of the input / output designated register, a noar gate NOR0 for combining a output signal of the first inverter and an output signal of the port data register, and the input / output specification. And a NAND gate (NAND1) for NAND combining a register and an output signal of the port data register. 제1항에 있어서, 상기 포트타입설정수단은 상기 노아게이트(NOR0)의 출력신호와 리셋신호를 앤드조합하는 제1앤드게이트(AND1)와; 상기 노아게이트(NOR0)의 출력신호와 시프트클럭신호(SCK)를 앤드조합하는 제2앤드게이트(AND2)와; 상기 제2앤드게이트(AND2)의 출력신호에 따라 인에이블되어 상기 노아게이트(NOR0)의 출력신호를 순서대로 1클럭씩 지연시키는 직렬연결된 다수개의 플립플롭(FF0-FF7)과; 상기 제1앤드게이트(AND1)의 출력신호를 셋트신호로 입력받고, 외부로부터의 제어신호에 따라 포트타입설정을 위한 제어신호를 출력하는 포트타입레지스터와; 상기 각 플립플롭(FF0-FF7)의 출력신호와 상기 포트타입레지스터의 출력신호를 각기 입력받아 이를 노아조합하여 출력하는 다수의 노아게이트(NOR1-NOR8)로 구성한 것을 특징으로 하는 프로그램 가능한 입출력회로.2. The apparatus of claim 1, wherein the port type setting means comprises: a first AND gate AND1 for and combining the output signal of the NOR gate NOOR with a reset signal; A second and gate AND2 for and combining the output signal of the noble gate NOR0 and the shift clock signal SCK; A plurality of flip-flops connected in series (FF0-FF7) which are enabled according to the output signal of the second AND gate AND2 and delay the output signal of the NOA gate NOR0 by one clock in order; A port type register receiving the output signal of the first and gate AND1 as a set signal, and outputting a control signal for setting a port type according to a control signal from the outside; And a plurality of NOR gates (NOR1-NOR8) for receiving the output signals of the respective flip-flops (FF0-FF7) and the output signals of the port type registers, and outputting them by combining them. 제1항에 있어서, 상기 출력구동수단은 상기 포트타입설정수단의 출력신호를 입력받는 병렬연결된 다수의 엔모스트랜지스터(NM_0-NM_7)와; 상기 다수개의 엔모스트랜지스터(NM_0-NM_7)와 직렬연결되고 상기 지연수단의 출력신호를 입력받는 피모스트랜지스터(PM1)로 이루어진 것을 특징으로 하는 프로그램 가능한 입출력회로.2. The apparatus of claim 1, wherein the output driving means comprises: a plurality of NMOS transistors (NM_0-NM_7) connected in parallel to receive output signals of the port type setting means; And a PMOS transistor (PM1) connected in series with the plurality of NMOS transistors (NM_0-NM_7) and receiving an output signal of the delay means.
KR1019970020560A 1997-05-24 1997-05-24 Programmable i/o circuit KR100259339B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970020560A KR100259339B1 (en) 1997-05-24 1997-05-24 Programmable i/o circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970020560A KR100259339B1 (en) 1997-05-24 1997-05-24 Programmable i/o circuit

Publications (2)

Publication Number Publication Date
KR19980084709A KR19980084709A (en) 1998-12-05
KR100259339B1 true KR100259339B1 (en) 2000-06-15

Family

ID=19507039

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970020560A KR100259339B1 (en) 1997-05-24 1997-05-24 Programmable i/o circuit

Country Status (1)

Country Link
KR (1) KR100259339B1 (en)

Also Published As

Publication number Publication date
KR19980084709A (en) 1998-12-05

Similar Documents

Publication Publication Date Title
US4862348A (en) Microcomputer having high-speed and low-speed operation modes for reading a memory
KR970051397A (en) Shift register and programmable logic circuit and programmable logic circuit system
US7051294B2 (en) Cold clock power reduction
US5642061A (en) Short circuit current free dynamic logic clock timing
US5636161A (en) Eprom bit-line interface for implementing programming, verification and testing
JPH11224144A (en) Signal variation acceleration bus driving circuit
JP2805466B2 (en) Memory address transition detection circuit
KR100259339B1 (en) Programmable i/o circuit
US6195296B1 (en) Semiconductor memory device and system
KR100295682B1 (en) Data input buffer circuit
US6133758A (en) Selectable self-timed replacement for self-resetting circuitry
KR970051151A (en) Semiconductor memory device having a function of performing a write operation without input of external data
US6300801B1 (en) Or gate circuit and state machine using the same
JPH09307410A (en) Latch circuit
JP2002026697A (en) Flip-flop circuit
JPS62224119A (en) Data processor
JP2682394B2 (en) Multiplexer circuit
US6026054A (en) Memory device having a pipe counter
JP3012276B2 (en) Output circuit
KR930005367A (en) Noise reduction circuit
KR960008135B1 (en) Address input buffer circuit
KR0174500B1 (en) Clock control circuit of semiconductor chip
JP3319615B2 (en) PLA
KR100288554B1 (en) Dynamic logic circuit for saving power consumption
JPH10290142A (en) Flip-flop circuit for semiconductor integrated circuit and its clock control circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080218

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee