KR100257539B1

KR100257539B1 - 에미터결합 논리회로

Info

Publication number: KR100257539B1
Application number: KR1019930021466A
Authority: KR
Inventors: 마사유키 가타쿠라
Original assignee: 이데이 노부유끼; 소니 가부시키가이샤
Priority date: 1992-10-23
Filing date: 1993-10-15
Publication date: 2000-06-01
Also published as: US5430336A; KR940010537A

Abstract

본 에미터결합 논리회로는 아날로그 회로와 비교하여 그 크기는 감소하는 반면, 시프트레지스터의 속도를 유지한다. 제1자기유지회로부(41)이나 제2자기유지회로부(42)에 보유된 데이타가 감소될 때, 제1, 제3트랜지스터(Q41,Q43)의 베이스단자에 인가되는 문턱전압(VTH)의 값이 논리크기의 외부로 설정된다. 데이타가 전송될 때, 또한 문턱전압(VTH)의 크기가 논리크기의 중간값으로 설정된다. 제1, 제2자기유지회로부에 보유된 데이타가 소자의 수를 증가시킬 필요없이 제거된다. 더구나, 소자의 수를 증가시킬 필요가 없기 때문에, 제1, 제2트랜지스터로 구성된 제1자기유지회로와 제3, 제4트랜지스터로 구성된 제2자기유지회로와 그리고 제1, 제2자기유지회로부의 동작상태를 교대로 전환하고, 제1자기유지회로부에서 유지되는 데이타를 제3트랜지스터의 콜렉터단자에서 제2트랜지스터의 콜렌터단자로 흐르는 콜렌터전류에 기인한 제2자기유지회로부로 전송하는 전환회로를 구성함으로, 시프트레지스터가 종래보다 적어도 50%정도의 소자로 구성되는 것을 가능하게 하므로, 집적도를 현저하게 향상시키고, 전력소비의 현저한 감소를 가져올 수 있다.

Description

에미터결합 논리회로

제1도는 종래의 시프트 레지스터의 구조를 나타내는 회로도이다.

제2도는 종래의 주파수 분할기의 구조를 나타내는 회로도이다.

제3도는 본 발명의 에미터 결합 논리회로의 제1실시예를 사용한 시프트 레지스터를 나타내는 회로도이다.

제4도는 제3도에 나타낸 시프트 레지스터의 입력단을 설명하는 회로도이다.

제5도는 제3도에 나타낸 시프트 레지스터의 데이타 전송파 소거용으로서 인가되는 문턱전압을 설명하는 개략선도이다.

제6도는 본 발명이 에미터 결합 논리회로의 제2실시예를 사용한 주파수 분할기를 나타내는 회로도이다.

제7(a)∼(c)도는 제6도에 나타낸 주파수 분할기의 동작을 설명하는 신호파형이다.

제8도는 본 발명의 시프트 레지스터의 제4실시예를 나타내는 회로도이다.

본 발명은 에미터 결합 논리 회로에 관한 것으로, 시프트레지스터와 주파수 분할 기등에 사용가능한 것이다.

오늘날, 아날로그 신호처리용 뿐만 아니라 신호처리 집적회로(이하 신호처리 IC라고 칭한다.)에서는 직렬데이타로서 여러 제어 데이타 출력에 근거하여 신호 처리 모드를 설정하는 것이 더 일반적으로 되고 있다.

일예로 카-스테레오 시스템의 경우에, 소리는 패드접촉형 입력키의 제어와 소리세기, 오른쪽과 왼쪽 스피커의 소리세기에서의 균형, 음의 고저의 조절과 음량조절기와 같은 여러기능을 직렬데이타에 의한 사용자설정을 통하여 사용자에 의해 선택된 설정정보에 따른 제어에 의해 일반적으로 재생된다.

이 경우에, 직렬 데이타를 받기 위한 시프트레지스터, 직렬-병렬 변화, 데이타유지등을 위해서는 래치가 이러한 기능을 행하는 데에 반드시 필요하고, 그 논리회로는 일반적으로 에미터결합 논리회로(이한 ECL회로라 한다), 집적주입 논리(IIL ; integrated injection logic)회로등으로 구성된다.

일예로, 종래의 시프트레지스터는 제1도에 나타낸 것처럼 두개의 플립플롭(FF1,FF2)의 종속접속으로 구성되고, 이러한 시프트레지스터는 여러소자로 단을 구성하므로 불편하고, 회로의 크기는 2단 혹은 그 이상으로 시프트 레지스터를 연결할때 보다 커진다.

이러한 이유로, 플립플롭(FF1,FF2)은 기본적으로 트랜지스터(Q1,Q2와 Q11,Q12)의 2개의 차동쌍으로 구성되는 전송게이트(2,12)와, 부하저항(R1,R2 과 R11,R12)와 트랜지스터(Q3,Q4 과 Q13,Q14)로 구성되는 래치게이트(3,13)로 구성된다.

전송게이트(2,12)와 래치게이트(3,13)의 동작상태는 각각 하나의 차동쌍 트랜지스터(Q5,Q6)와 다른 차동쌍 트랜지스터(Q15,Q16)로 구성되는 전환게이트(4,14)에 의해 전환된다.

또한, 전환게이트(4,14)는 리세트게이트(5,15)와 전류원(6,16)에 연결된다. 만약 리세트신호(RST)가 논리레벨″로우″이면, 트랜지스터(Q7)가 ″온″으로 되기 때문에, 리세트게이트(5)의 전환회로(4)를 조절하여 트랜지스터(Q7)를 통하여 트랜지스터(Q5,Q6)의 공통-에미터에서의 흐르는 전류에 의해 ″온″으로 남게 된다.

만약 리세트신호(RST)가 논리레벨″하이″이면, 트랜지스터(Q8)가 ″온″으로 되기 때문에, 리세트게이트(5)의 트랜지스터(Q8)를 통하여 트랜지스터(Q3)와 저항(R1)의 중간 연결점(QM)에서 흐르는 전류에 의해 중간 연결점(QM)의 전위를 논리 레벨″로우″로 변환시킨다.

그러나, 시프트 레지스터가 이러한 플립플롭(FF1,FF2)의 종속접속으로 구성되면, 제1도에 나타낸 것처럼 1단에 약 24개의 소자를 배열하는 것이 필요하다. 그래서, 50단의 시프트 레지스터를 구성하기 위해서, 1200개나 소자가 필요하므로 그 결과 제1도에서 분명한 것처럼 매우 큰 규모의 회로가 된다.

유사하게, 전송게이트와 래치게이트로 갖추어진 본 관련 기술의 ECL회로 가운데, 제2도에 나타낸 것이 널리 알려져 있다. 이 경우에서는 1단에 매우 많은 수의 소자가 필요하므로, 다단 주파수 분할기를 구성하는 것이 요구되는 매우 큰 규모의 회로에는 불편함을 가져온다.

즉 주파수 분할기(20)의 경우에서, 동작상태의 변화는 래치게이트(21)와 전송게이트(22), 래치게이트(31)와 전송게이트(32)에서 각각 전류원(24,34)으로 흐르는 전류를 전환게이트(23)를 통하여 교대로 전환하는 것에 의해 영향을 받는다.

출력단(25)의 출력단자(Q,Q)로부터 클럭펄스신호(CP)의 주파수 분할된 출력은 한 게이트에서 다른 게이트로의 단의 이동이나, 한 게이트에서 다른 게이트로의 단의 재이동에서의 다수의 반전을 수행한다.

그러나, 이와 같은 주파수 분할기를 구성하는 경우에서는, 제2도로부터 1단을 구성하는 데에 약 26개의 소자가 필요하므로, 다단 주파수 분할기를 구성하기 위해서는 더 많은 소자가 요구되어, 그 결과 회로규모가 매우 커지는 문제가 발생한다.

상기를 고려하여, 본 발명의 제1목적은 아날로그 회로와 비교하여 시프트 레지스트의 속도를 유지시키는 반면 에미터 결합 논리 회로의 회로 크기를 감소시키는 에미터 결합 논리 회로를 제공하는 것이다.

본 발명의 제2목적은 데이타가 제1, 제2자기유지회로부에서 소거될 때, 제1과 제3트랜지스터의 베이스단자에 인가되는 문턱전압(VTH)이 논리크기의 외부로 설정되고 데이타가 이동될때, 문턱전압(VTH)이 논리크기의 중간값으로 설정되는 에미터결합 논리회로를 제공하는 것으로, 제1, 제2자기유지 회로부에서 보유되는 이 데이타는 소자의 수를 증가시키지 않고 제거될 수 있다.

본 발명의 제3목적은, 제1, 제2자기유지회로와, 제1,제2자기유지회로의 동작 상태를 교대로 전환하는 전환회로가 구성되고, 제1자기유지회로부에 남아있는 데이타가 제2자기유지회로에서 유도된 콜렉터전류에 의거하여 제2자기유지회로부로 이동되므로, 시프트레지스터의 수가 종래의 절반이하로 되고, 집적도의 현저한 개선과 전력 소모의 현저한 감소를 가져오는 것이다.

본 발명의 성질, 원리의 활용은 부분들을 참고 수치와 문자로 나타낸 도면을 참조하여 다음의 상세한 설명을 통해 더욱 분명해진다.

[실시예]

본 발명의 제1실시예를 제3,4,5도를 참조하여 설명한다.

제3도는 일반적으로 각 10개의 소자로 구성되고 종속 접속된 2개의 시프트레지스터단(41,51)로 구성된 ECL형 시프트레지스터(40)를 나타낸다. ECL회로는 일예로 접지레벨과 같은 높은 전위레벨과 VEE와 같은 음(-)전원의 낮은 전위로 설명된다.

여기에서, 제1시프트레지스터단(41)은 시프트레지스터(40)의 제2시프트레지스터단(51)과 유사한 구성이다.

즉, 시프트레지스터단(41,51)은 2개의 래치게이트(42,43와 52,53)와 전환게이트(44,54) 그리고 정전류원(45,55)으로 각각 구성된다.

다음을 시프트레지스터단(41)을 설명한다. 래치게이트(42와 43)는 각각 에미터가 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q41,Q42 과 Q43,Q44)으로 각각 구성된다.

여기서, 후자의 공통-콜렉터 트랜지스터(Q42,Q44)의 베이스는 앞의 공통-베이스 트랜지스터(Q41,Q43)의 콜렉터에 연결되고, 논리크기를 개선시키는 저항(R41,R42)은 대응하는 단자와 접지전위(GND)사이에 연결된다.

래치게이트(42,43)는 제4도에 나타낸 게이트구동회로(46)와 래치게이트(42)의 논리출력(,QS(N))을 받고, 트랜지스터(Q41,Q43)의 베이스의 입력과 문턱전압(VTH)을 비교한 결과에 따라 트랜지스터(Q41,Q42) 혹은 트랜지스터(Q43,Q44)를 ″온″으로 스위치한다.

전환게이트(44)는 트랜지스터(Q45,Q46)의 차동쌍으로 구성된다. 클럭펄스 입력단자(CP1)가 논리 레벨 ″하이″이면, 래치게이트(42)는 ″온″으로 변환된다. 반대로, 클럭펄스 입력단자(CP2)가 논리레벨″하이″이면, 래치게이트(43)는 ″온″으로 변환되어, 동작상태를 변화시킨다.

클럭펄스 입력단자(CP1)전위가 논리레벨″하이″이면, 전환게이트(44)는 반전입력 신호()의 논리출력()의 논리값이 유지되도록 하고, 수동상태에서 후자의 래치게이트(43)의 저한(42)을 통하여 콜렉터전류로 흐르게 할 것인지 아닌지를 선택하여, 저항(R42)에 걸리는 논리출력()에 반대로 논리값으로 논리 출력(QS(N))을 만든다.

한편, 클럭펄스 입력단자(CP2)의 전위가 논리레벨 ″로우″이면, 전환게이트(44)는 후자의 래치게이트(43)가 저항(42)에서 논리출력(QS(N))의 논리값이 유지되도록 하고, 수동상태에서 플립플롭(51)의 래치게이트(52)의 저항(51)을 통하여 콜렉터전류로 흐르게 할 것인지 아닌지를 선택하여, 논리 출력(QS(N))과 반대의 논리값으로 저항(R51)에 걸리도록 논리출력(QM(N+1))을 만든다.

그러면, 시프트 레지스터단(41)의 출력단자에서의 논리출력()이 입력단자로 입력된 논리출력()과 같은 위상이고, 시프트 레지스터단(41)은 클럭 펄스신호(CP)에 기초한 시프트레지스터단의 입력단자에 인가된 논리출력으로 이동시킨다.

그러므로, 본 실시예에서 시프트레지스터(41)의 제1래게이트(42)는 클럭펄스신호(CP)가 논리레벨″하이″일때, 반전 입력신호()를 나오게 하는 어떠한 기능도 가지고 있지 않으므로, 입력신호(IN)의 반전으로서의 반전신호()는 제4도에 나타낸 게이트 구동회로에 의해 래치게이트(42)로 이동된다.

여기서는 제4도를 참조하여 게이트 구동회로(46)를 설명하다. 게이트 구동회로 (46)는 트랜지스토(Q61,Q62)의 차동쌍과 차동쌍의 동작상태를 전환하는 전환게이트로 구성된다.

전환게이트의 전환은 트랜지스터(Q63)나 트랜지스터(Q64)로 전류원으로서 트랜지스터(Q65)의 콜렉터전류를 흐르게 하기 위하여 선택함으로 효과적이다.

또한, 제3도에 나타낸 시프트레지스터(40)는 시프트레지스터단(41,51)에서의 논리출력값(QS(N)과 QS(N+1))을 강제적으로 리세트회로(47)에 의해 논리레벨″로우″로 초기화하도록 설계된다. 본 실시예에서 리세트회로(47)는 인버터(48)와 OR회로(49)로 구성된다.

여기서, 인버터(48)는 리세트신호(INIT)를 반전하고 문턱전압(VTH)을 입력단자에 인가한다. OR회로(49)는 리세트신호(INIT)와 클럭펄스(CP)의 논리합을 클럭펄스 입력단자(CP1)에 인가하고, 그 반전출력을 다른 클럭펄스 입력단자(CP2)에 인가한다.

실시예의 경우에 , 제5도에 나타낸 것처럼 제3도에 나타낸 리세트회로(47)는 리세트신호(INIT)가 논리레벨 ″로우″일때 혹은 회로가 정상 동작중일때, 문턱전압(VTH)을 -0.2[V]로 설정하지만, 리세트신호(INIT)가 ″하이″일때 혹은 회로가 리세트 동작중일때, 문턱전압을 -0.6[V]로 세트한다.

이와 같은 이유로, 리세트신호(INIT)가 논리레벨 ″하이″일대 문턱 유효전압(VTH)의 값은 시프트레지스터단(41,51)에서의 논리출력값(QS(N)과 QS(N+1))이 논리레벨″로우″일때의 유효 전압값과 비교하여 충분히 낮은 값으로 설정된다.

또한, 클럭펄스신호(CP) 혹은 리세트신호(INIT)가 논리레벨 ″하이″로 될때, OR회로(49)에 의해 주어진 논리합에 의해 주어진 클럭펄스 입력단자(CP1)의 전위는 논리레벨″하이″로 변환된다.

그러면, 리세트회로(47)는 리세트시 각각 래치게이트(42,52)를 구성하는 트랜지스터(Q41,Q42 와 Q51,Q52)의 공통-콜렉터 트랜지스터(Q42,Q52)를 제어하여 ″온″으로 남게하고, 부하저항(R42,R52)을 통하여 콜렉터전류에서 흐르게 하여 논리출력(QS(N),QS(N+1))을 논리레벨″로우″초기화로 변환한다.

다음은 두개의 동작 즉, 래치 데이타의 재설정과 전송의 상기 구성에서의 시프트레지스터(40)의 동작을 설명한다.

먼저, 전원공급기가 ″온″이 된후 래치 데이타를 즉시 리세트하면, 시프트레지스터(40)는 리세트신로(INIT)를 논리레벨 ″하이″로 변환하고, 문턱전압을 -0.6[V]로 세트하고, 클럭 펄스 입력단자(CP1)의 논리값을 논리레벨 ″하이″로 강제적으로 변환시킨다.

트랜지스터쌍(Q45,Q46)과 트랜지스터쌍(Q55,Q56)은 전환게이트(44,54)를 각각 구성하고 트랜지스터(Q45,Q55)는 ″온″으로 되고 앞의 래치게이트(42,52)를 ″온″으로 변환한다.

여기서, 래치게이트(42,52)를 각각 구성하는 트랜지스터(Q41,Q51)의 베이스에 인가되는 문턱전압(VTH)은 -0.6[V]보다 낮은 값으로 설정되고, 논리크기의 외부로 떨어지고 반면, 논리출력(IQM(N),IQM(N+1))의 값에도 불구하고 트랜지스터(Q41,Q51)는 ″오프″로 되고 트랜지스터(Q42,Q52)는 ″온″으로 된다.

따라서, 콜렉터전류는 수동상태에서 래치게이트(43,53)의 저항(R42,R52)으로부터 트랜지스터(Q42,Q52)를 통하여 전류원(45,55)으로 흐르고, 더구나 출력단자에서의 논리출력(QS(N),QS(N+1))은 초기화를 위해 논리레벨 ″로우″값으로 된다.

따라서, 직렬데이타(IN)가 입력되기 시작할 때, 데이타는 클럭펄스신호(CP)로 전송된다. 다음은 순간의 클럭펄스신호(CP)가 논리레벨″로우″이고 제1, 제2시프트 레지스터(41,51)의 논리 출력레벨(QS(N),QS(N+1))이 각각 논리레벨 ″하이″와 ″로우″인 경우를 설명한다.

이 경우에서, 전환게이트(44,54)의 트랜지스터(Q46,Q56)는 ″온″으로 되기 때문에, 후자의 래치게이트(43,53)은 래치회로로서 동작하여 논리 출력(QS(N),QS(N+1)의 출력값을 유지한다.

한편, 제2시프트레지스터단(51)의 전단을 구성하는 래치게이트(52)가 수동상태이기 때문에, 래치게이트(52)의 논리출력(IQM(N+1))의 값이 트랜지스터(Q44)로 흐르는 콜렉터전류에 의해 결정된다.

여기서, 시프트레지스터(41)의 논리출력(QS(N))이 논리레벨 ″하이″이므로, 논리출력(QS(N))의 반전으로서 논리값 ″로우″가 논리출력(IQM(N+1))으로서 전송된다.

클럭펄스신호(CP)가 논리값 ″하이″로 변환된 때, 래치게이트(44,54)의 트랜지스터(Q45,Q55)는 ″온″으로 되고, 앞의 래치게이트(42,52)는 상기의 경우와는 대조적으로 래치회로로서 동작한다.

그러므로, 시프트레지스터(41,51)의 논리출력(QS(N),QS(N+1))은 트랜지스터(Q44,Q54)를 통하여 후단으로 전송되지 않는 반면, 다른 래치게이트(42,52)는 능동상태로 이동하여 바로 전에 설정된 새로운 상태를 유지한다.

만약, 일예로 직전 발생된 반전 입력신호()의 논리값은 논리레벨 ″하이″이면, 래치게이트(42)는 이 논리값은 유지하고 트랜지스터(Q42)는 ″온″으로 되므로, 시프트레지스터(41)의 논리출력(QS(N))은 논리레벨 ″로우″로 내려진다.

또한, 다음 시프트레지스터단(51)의 래치게이트(52)는 논리출력()의 논리레벨 ″로우″을 유지하고, 트랜지스터(Q51)는 ″온″으로 되고, 저항(R52)을 통하여 콜렉터전류가 흐르지 않기 때문에 논리출력(QS(N+1))으로서 논리레벨 ″하이″를 출력한다.

그러므로, 시프트레지스터(41,51)의 논리출력(QS(N),QS(N+1))이 논리레벨 ″하이″와 논리레벨 ″로우″에서 논리레벨″로우″와 논리레벨″하이″로 클럭펄스(CP)의 한주기 끝에서 각각 변환되고, 바로 전의 논리값은 다음 단으로 전송된다. 유사하게, 시프트레지스터(40)가 시프트레지스터로 기능하는 경우에, 클럭펄스신호(CP)는 낮거나 높게될 때마다 직렬데이타의 논리값은 순차적으로 다음단으로 전송된다.

상기 구조에 따라, 각 시프트레지스터단(41)의 래치부가 공통-베이스 트랜지스터(Q41,Q43)과 공통-콜렉터 트랜지스터(Q42,Q44)로 구성되고, 각 레지스터단이 10개의 소자(종래의 리세트기능이 있는 시프트레지스터단에 대한 소자수의 절반이하)로 트랜지스터(Q42,Q44)의 콜렉터전류에 의해 신호를 전송하는 것을 통해 구성되는 것을 가능하게 하여 집적도를 향상시킨다.

그러므로, IIL(Integrated Injection Logic)보다 높은 속도뿐만 아니라 IIL과 같은 집적도가 특별한 제조공정을 행할 필요없이 얻어질 수 있어, 직렬데이타의 처리가 명백하게 유리하게 된다.

본 발명의 제2실시예를 제6도를 참조하여 설명한다.

제6도는 전체가 ECL형 주파수분할기(70)를 나타내고, 유지회로를 구성하는 래치게이트(71,72)와 이 래치게이트(71,72)를 전환하는 전환게이트(73)와 전류원(74)과 출력단(75)으로 구성된다.

이 실시예의 경우에서, 래치게이트(71)는 공통-베이스 트랜지스터(Q71)와 공통-콜렉터 트랜지스터(Q72)로 에미터가 공통으로 연결되어 구성되고, 트랜지스터(Q72)의 베이스는 저항(R72)을 통하여 트랜지스터(Q71)의 콜렉터로 연결된다.

여기서, 트랜지스터(Q71)의 콜렉터는 저항(R72)과 논리진폭을 발생하는 저항(R71)을 통하여 접지전위(GND)로 접지된다. 베이스에서 -0.2[V]의 정전압이 공급된다.

한편, 다른 래치게이트(72)는 공통-베이스 트랜지스터(Q73,Q74)와 공통 콜렉터 트랜지스터(Q75)로 구성되고, 트랜지스터(Q73)는 보유된 데이타에 따른 콜렉터전류의 흐름에 의해 앞의 래치게이트(71)로 데이타를 전송한다.

여기서, 트랜지스터(Q73)의 콜렉터가 앞의 래치게이트(71)의 트랜지스터(Q72)의 베이스전위를 설정되는 반면, -0.2[V]의 정전압은 공통베이스 트랜지스터(Q73,Q74)의 베이스에 인가된다.

또한, 트랜지스터(Q75)의 베이스는 트랜지스터(Q74)의 콜렉터에 연결된다. 트랜지스터(Q74)이 콜렉터에는 타단에서 접지전위(GND)로 인가되고, 저항(R74,R73)에 연결된다. 앞의 래치게이트(71)의 트랜지스터(Q72)의 콜렉터는 저항(R73,R74)의 연결노드에 연결된다.

트랜지스터(Q76,Q77)의 차동상으로 구성된 전환게이트(73)는 래치게이트(71 혹은 72)의 에미터에 연결된 전류원(74)으로 콜렉터 전류가 흐르도록 공급함으로, 래치게이트의 동작상태를 전환한다.

주파수분활기(70)는 버퍼트랜지스터(Q79)와 전류원을 구성하는 트랜지스터(Q80)와 저항(R76)으로 구성된 출력단(75)으로부터 제2래치게이트(72)의 논리출력을 그 출력단자에서 출력한다.

다음은 클럭펄스(CP)가 논리레벨″하이″(제7(a)도)이고 래치게이트(72)의 트랜지스트(Q74)가 ″오프″라고 가정하여, 상기의 주파수분할기(70)의 동작을 설명한다.

전류원(74)의 트랜지스터(Q78)로 흐르는 콜렉터전류(IO)는 래치부를 구성하는 전류원(Q74)으로 이동하기 위하여 트랜지스터(Q73)에 의해 분리되므로, 콜렉터전류(IO)의 절반과 같은 분할 콜렉터전류(I/2)는 트랜지스터(Q74)를 통하여 흐른다.

이 분할전류(I/2)는 두개의 저항(R73,R74)(=R+R)을 통하여 흐르는 반면, 노드(B2)에서 전위는 제7(b)도에 나타낸 것처럼 -0.4[V]로 떨어지고, 출력전압(Q)은 논리레벨″로우″로 변환된다. 한편, 트랜지스터(Q75)의 베이스전위는 다른 트랜지스터(Q74)의 베이스전위(-0.2[V])보다 작은 0.2[V]로 되어서, 트랜지스터(Q75)를 ″오프″상태로 유지한다.

한편, 전송을 위해 트랜지스터(Q73)을 통한 전류(I/2)는 두개의 저항(R71,R72)(=R+R)을 통하여 흐르므로, A2에서는 전위는 제7(c)도에 나타낸 것처럼 -0.4[V]로 떨어진다.

따라서, 클럭펄스(CP)가 논리레벨″로우″(즉,-VF,-0.4[V])로 변환 될 때, 전류는 트랜지스터(Q77)에서 트랜지스터(Q76)로 전환되고, 더구나 래치게이트(71)의 래치부를 구성하는 트랜지스터(Q72)의 베이스전위가 -0.4[V]로 다른 공통-베이스 트랜지스터(Q71)의 베이스전위보다 낮기 때문에 콜렉터전위(IO)가 트랜지스터(Q71)를 통해서 흐른다.

콜렉터전류(IO)로서 저항(R71)만을 통해서 흐르는 것은 전송용으로 트랜지스터(Q73)를 통한 전류(I/2)의 두배이기 때문에, A1,A2에서의 전위는 -0.4[V]로 남게 된다.

한편, 수동상태에서 래치게이트(72)에서 B1,B2에서는 전위는 둘다 0[V]이므로 트랜지스터(Q72,Q74)가 ″오프″이기 때문에 논리레벨 ″하이″로 된다.

클럭펄스신호(CP)가 논리레벨 ″하이″로 다시 되면, 래치게이트(72)는 능동상태로 전환된다. 트랜지스터(Q75)의 베이스전위(0[V])가 트랜지스터(Q74)의 베이스전위보다 높기 때문에, 콜렉터전위(IO)가 트랜지스터(Q75)를 통해서 흐르는 반면 다른 트랜지스트(Q73,Q74)는 에미터전위가 상승하기 때문에 ″오프″로 남게 된다.

이와 같은 이유로, 수동상태에서 래치게이트(71)의 저항(R71)을 통해서는 전류가 흐르지 않으므로, A1,A2에서의 전위는 -0.4[V]에서 0[V]로 상승한다.

클럭펄스신호(CP)가 논리레벨 ″로우″로 되고 래치게이트(71)가 수동상태로 전환되면, 트랜지스터(Q72)가 ″온″이기 때문에 콜렉터전류(IO)는 저항(R73)을 통해서 흐른다.

이 때문에, 수동상태에서 래치게이트(72)의 B2에서의 전위는 0[V]에서 -0.4[V]로 떨어진다. 이 주파수 분할기(70)는 클럭펄스신호(CP)가 그 논리값을 바꿀때마다 유사한 동작을 반복하므로, 클럭펄스신호(CP)로서 주파수크기의 절반을 출력이 그 출력을 단자에서 전개한다.

상기 구조에 따라, 그 주파수분할기가 한 쌍의 래치게이트(71,72)의 공통-베이스 트랜지스터(Q71), 공통-콜렉터 트랜지스터(Q72)의 한 래치게이트(71)와 공통-베이스 트랜지스터(Q74), 공통-콜렉터 트랜지스터(Q75), 공통-베이스 트랜지스터(Q73)의 다른 래치게이트(72)를 구성하고, 전송을 위해서, 래치게이트(71)에 트랜지스터(Q72)의 콜렉터전류에 의해 래치된 신호를 전송하고, 래치게이트(72)에 트랜지스터(Q73,Q74)사이의 분할전류에 의해 래치된 신호를 전송함으로 16개의 소자로 구성되는 것이 가능하다.

그러므로, 같은 면적에 설치될 수 잇는 단의 수는 현저하게 증가되고, ECL의 주파수분할기의 사용의 범위는 현저하게 확장된다.

제3실시예에 대하여 설명한다.

지금까지 상기 설명된 실시예는 데이타가 리세트 될때 클럭펄스 입력단자(CP1)에 인가된 논리값이 논리레벨 ″하이″로 강제적으로 변환됨으로 논리출력(QS(N),QS(N+1))이 논리레벨 ″하이″로 초기화되는 경우에 한정하였다. 그러나, 상기의 구조대신에 본 발명을 통해 클럭펄스 입력단자(CP1)에 인가된 논리값이 논리레벨 ″로우″변환됨으로 논리출력(QS(N),QS(N+1))이 논리레벨 ″하이″로 초기화되는 것도 가능하다.

상기 실시예에서는 2단 시프트레지스터의 경우에만 한정되었지만, 본 발명은 2단 구성에만 한정되는 것은 아니고, 3개 혹은 그 이상의 시프트레지스터에도 널리 적용 가능하다.

더구나, 상기 실시예에서는 클럭펄스의 주파수가 주파수분할기(70)에 의해 절반으로 되는 경우에만 한정되었지만, 본 발명은 이 경우에만 한정되지 않고, 클럭펄스의 주파수가 N(N=3,4,…)으로 분할되는 경우에도 널리 적용가능하다.

더구나, 상기 실시예에서는 리세트신호(INIT)가 -0.6[V]로 설정되는 경우에만 한정되었지만, 본 발명은 이 경우에만 한정되지 않고, 리세트신호(INIT)가 또한 다른 값으로 설정되는 경우에도 널리 적용가능하다.

더구나, 상기 실시예에서는 논리크기가 0.4[V]로 설정되는 경우에만 한정되었지만, 본 발명은 이 경우에만 한정되지 않고, 논리크기가 또한 다른 값으로 설정되는 경우에도 널리 적용가능하다.

본 발명에 따르면 데이타가 제1 혹은 제2자기유지회로에서 제거될때, 문턱전압은 제1, 제3트랜지스터의 베이스단자에 논리크기의 외부에서 인가되고, 데이타가 전송될때, 문턱전압은 논리크기의 중간값으로 설정된다. 이 때문에, 래치부에서 유지되는 데이타는 확실히 삭제된다.

더구나, 상기 발명에 따라, 제1자기유지회로부에서 유지되는 데이타는 콜렉터던자로 흐르는 콜렉터전류에 의거하여 제2자기유지회로부로 보내지고, 제2자기유지회로부에서 유지되는 데이타는 분리된 콜렉터전류를 제3, 제4트랜지스터를 통하여 제3트랜지스터의 콜렉터단자로 흐르게 함으로 제1자기유지회로부로 전송된다. 이 때문에, 주파수가 몇개의 소자로 제1, 제2자기유지회로부의 동작상태를 전환하는 클럭펄스를 분할하는 주파수분할기를 구성하는 것이 가능하다.

본 발명의 제4실시예에 대하여 도면을 참조하여 상세히 설명한다.

제8도는 10개의 소자로 각각 구성되어 종속접속된 시프트레지스터단(81,91)으로 구성된 ECL형 시프트레지스터(80)의 전체를 나타낸다.

여기서, 시프트레지스터단(81,91)은 시프트레지스터(80)의 제1, 제2단이고, 서로 유사하게 구성된다.

즉, 시프트레지스터단(81)은 2개의 래치게이트(82,83), 전환게이트(84) 그리고 정전류원(85)으로 구성되고, 시프트레지스터단(91)은 2개의 래치게이트(92,93),전환게이트(94) 그리고 정전류원(95)으로 구성된다.

다음은 시프트레지스터단(81)을 설명한다. 래치게이트(82,82)는 에미터가 공통 접속된 NPN형 바이폴라 트랜지스터(Q81,Q82)와 NPN형 바이폴라 트랜지스터(Q83,Q84)으로 각각 구성된다.

여기서, 이 트랜지스터쌍에 대하여, 공통-콜렉터 트랜지스터(Q82,Q84)의 베이스는 공통-베이스 트랜지스터(Q81,Q83)의 콜렉터에 연결되고 논리크기를 생성하는 저한(R81,R82)은 대응하는 노드와 접지전위(GND)사이에서 연결된다.

래치게이트(82)는 반전 입력신호()의 논리출력()을 받고, 래치게이트(83)는 래치게이트(82)의 논리출력(QS(N))을 받아 트랜지스터(Q81,Q83)의 베이스에 입력되는 문턱전압과 비교한 결과에 의거하여 트랜지스터쌍(Q81,Q82)이나 트랜지스터쌍(Q83,Q84)을 ″온″으로 전환한다.

트랜지스터(Q85,Q86)의 차동쌍으로 구성된 전환게이트(84)는 논리레벨 ″하이″ 클럭펄스신호가 클럭펄스 입력단자()에서 입력된 때 래치게이트(82)를 ″온″으로 변환하고, 논리레벨 ″하이″ 반전 클럭펄스신호가 반전 클럭펄스 입력단다(CP)에서 입력된 때 래치게이트(83)를 ″온″으로 변환하여 동작상태를 변환시킨다.

전환게이트(84)는 클럭펄스 입력단자(CP)의 전위가 논리레벨 ″하이″이면 반전입력신호()의 논리출력()의 논리값을 지시하고 수동상태에서 후자의 래치게이트(83)의 저항(R82)을 통하여 콜렉터전류로 흐르는지 아닌지를 선택하므로, 논리출력()의 반대의 논리값의 논리출력(QS(N))이 저항(R82)에 걸리게 한다.

반전 클럭펄스 입력단자()의 전위가 논리레벨 ″로우″가 되는 반면, 전환게이트(84)는 뒤의 래치게이트(83)가 저항(R82)을 통하여 흐르는 논리출력(QS(N))의 논리값을 유지하도록 지시하고, 수동상태에서 후지 시프트 레지스터단(91)의 래치게이트(92)의 저항(R91)을 통하여 콜렉터전류로 흐르는지 아닌지를 선택하므로, 논리출력(QS(N))의 반대로 논리값()의 논리출력이 저항(R91)에 걸리게 한다.

시프트레지스터단(81)의 출력단자에서의 논리출력()이 입력단자에 입력된 논리출력()과 같은 위상을 가지고, 시프트레지스터(81)는 입력단자에 주어진 논리출력()을 클럭펄스신호(CP)에서 시프트레지스터(91)로 전송한다.

이 실시예에서, 시프트레지스터단(81)의 제1래치게이트(82)는 클럭펄스신호(CP)가 논리레벨 ″하이″일때 반전입력신호()을 나오게 하는 기능을 갖지 않으므로, 입력신호(IN)의 반전에 대하여 반전신호()을 제4도에 나타낸 게이트구동회로에 의해 래치게이트(82)로 주어진다.

이 실시예에서, 래치게이트(82,83,92,93)의 앞의 트랜지스터(Q81,Q83,Q91,Q93)에 인가된 문턱전압은 0.2[V]로 설정되는 반면, 문턱전압(VTH)와 반전입력신호()에 따라 Q81 혹은 Q82,Q83 혹은 Q84,Q91 혹은 Q92,93 혹은 Q94는 ″온″으로 변환도고 다른 것은 ″오프″로 변환된다.

상기 구성에서, 입력데이타(IN)가 직렬데이타로서 들어가서 시작하면 클럭펄스신호(CP)에 의거하여 시프트레지스터(80)로 데이타가 전송된다. 다음에 클럭펄스신호(CP)가 논리레벨 ″로우″이고 제1시프트레지스터단(81)의 논리출력(QS(N))과 제2시프트레지스터단(91)의 논리출력(QS(N+1))이 논리레벨 ″하이″혹은 ″로우″인 경우를 설명한다.

이 경우에서, 전환게이트(84,94)의 트랜지스터(Q86,Q96)는 ″온″으로 변환하고, 후자 래치게이트(83,93)는 래치회로로서 동작하고 논리출력(QS(N))과 논리출력(QS(N+1))의 논리값을 유지한다.

한편, 이때 제2시프트레지스터(91)의 전단을 구성하는 래치게이트(92)는 수동상태이고, 래치게이트(83)의 논리출력(IQM(N+1))의 논리값이 트랜지스터(Q84)의 콜렉터 전류에 의해 결정된다.

시프트레지스터단(83)의 논리출력(QS(N))의 논리값이 논리레벨 ″하이″이기에, 논리출력(QS(N))의 반전, 논리레벨 ″로우″가 논리출력(QM(N+1)으로서 전송된다.

따라서, 클럭펄스신호(CP)가 논리레벨 ″하이″로 되면, 래치게이트(84,94)의 각각이 트랜지스터(Q85,Q95)는 ″온″으로 되고, 앞의 래치게이트(82,92)는 래치회로로 동작하고 논리출력()과 논리출력()을 유지한다.

시프트레지스터단(81)의 논리출력(QS(N))과 시프트레지스터단(91)의 논리출력(QS(N+1))은 트랜지스터(Q84,Q94)를 통하여 후자 래치게이트(83,93)으로 전송하기를 중단하는 반면, 다른 래치게이트(82,92)는 능동상태에 놓여지고 새로 만들어진 상태를 유지한다.

일예로 앞이 반전 입력 신호()의 논리값이 논리레벨 ″하이″이면, 래치게이트(82)가 이 논리값을 유지하고 트랜지스터(Q82)는 ″온″으로 되기 때문에, 시프트레지스터단(81)의 논리출력(QS(N))이 논리레벨 ″로우″나 반전논리값을 취한다.

또한, 시프트게지스터단(91)의 래치게이트(92)는 논리레벨 ″로우″이나 논리출력()의 논리값을 유지하기 때문에, 트랜지스터(Q91)는 ″온″으로 되고, 콜렉터전류가 흐르지 않기 때문에, 논리출력(QS(N+1))으로서 논리레벨 ″하이″가 출력된다.

클럭펄스신호(CP)의 한주기가 끝날 때에만, 시프트레지스터단(81)의 논리출력(QS(N))과 시프트레지스터단(91)의 논리출력(QS(N+1))은 논리레벨 ″하이″와 논리레벨 ″로우″로부터 논리레벨 ″로우″와 논리레벨 ″하이″로 각각 변화하고 나서 바로 전의 논리값이 전송된다. 유사하게, 클럭펄스신호(CP)가 상승하거나 하강할때마다, 직렬데이타의 논리값이 순차적으로 후자단으로 전송되고 그래서 시프트레지스터(80)는 시프트레지스터로서의 기능을 한다.

상기의 구조에 따라, 공통-베이스 트랜지스터(Q81,Q83)와 공통-콜렉터 트랜지스터(Q82,Q84)와 뒤의 시프트레지스터단(81)의 래치부를 구성함과 트랜지스터(Q82,Q84)의 콜렉터전류에 의해 신호를 전송함을 통해서 단일전환게이트(84)에 의해 앞의 래치게이트(82)와 뒤의 래치게이트(83)의 동작뿐만아니라, 전송게이트(2,12)(제1도)의 생략을 나타낸다. 그러므로, 시프트레지스터단(81 혹은 91)은 종래의 시프트레지스터단(1)보다 적어도 50%정도의 소자로 구성되므로, 더욱 집적도를 향상시킬 수 있다.

IIL보다 높은 속도뿐만 아니라, IIL과 거의 같은 집적도가 특별한 처리 공정이 수행할 필요없이 얻어지므로, 직렬데이타를 처리하는데 유리한 것이 명백하다.

더구나, 전송게이트를 모방함으로서 종래의 시프트레지스터에 비하여 절반에 가까운 전력소비를 하도록 한다.

상기 실시예에서는 시프트레지스터가 2단으로 구성되는 경우에만 한정되었지만, 본 발명은 이 경우에만 한정되지 않고, 3개 혹은 그 이상의 연결에도 널리 적용 가능하다.

또한, 상기 실시예에서는 문턱전압(VTH)이 -0.2[V]로 한정되었지만, 본 발명은 이 경우에만 한정되지 않고, 전압값을 다른 값으로 설정하는 것도 가능하다.

상술한 바와같이, 본 발명은 제1, 제2트랜지스터로 구성된 제1자기유지회로와 제3, 제4트랜지스터로 구성된 제2자기유지회로와 그리고 제1, 제2자기유지회로부의 동작상태를 교대로 전환하고, 제1자기유지회로부에서 유지되는 데이타를 제3트랜지스터의 콜렉터단자에서 제2트랜지스터의 콜렉터단자로 흐르는 콜렉전류에 기인한 제2자기유지회로부로 전송하는 전환회로를 구성함으로, 시프트레지스터가 종래보다 적어도 50%이하의 소자로 구성되는 것을 가능하게 하므로, 집적도를 현저하게 향상시키고, 전력소비의 현저한 감소를 가져올 수 있다.

지금까지 본 발명은 실시예와 관련하여 설명하였지만, 본 발명의 취지와 범위 그리고 청구범위내에서 당연히 본 기술에서 숙련된자가 여러가지 변화와 조정을 할 수 있다.

Claims

제1트랜지스터의 콜렉터단자가 제2트랜지스터의 베이스단자에 에미터단자가 공통으로 연결된 제1자기유지회로부와, 제3트랜지스터의 콜렉터단자가 제4트랜지스터의 베이스단자에 에미터단자가 공통으로 연결된 제2자기유지회로부와 제5, 제6트랜지스터의 차동쌍으로 구성되고 콜렉터단자은 제1, 제2트랜지스터의 공통-에미터와 제3, 제4트랜지스터의 공통-에미터에 연결되고, 베이스단자에 인가된 클럭펄스신호에 근거하여, 상기 제1, 제2자기유지회보부의 동작상태를 교대로 전환하는 전환수단을 포함하고, 상기 제1, 제2자기유지회로부는 상기 제1, 제3트랜지스터의 베이스단자로 인가되는 문턱전압을 데이타를 소거할때, 논리크기의 외측으로 설정하고, 상기 제1, 제2자기유지회로부는 상기 제3트랜지스터의 콜렉터에서 상기 제2트랜지스터의 콜렉터단자로 흐르는 콜렉터 전류에 근거하여, 데이타를 전송하기 위해 상기 논리크기의 중간치로 문턱전압을 설정하고 상기 제1자기유지회로부에 보유된 데이타를 상기 제2자기유지회로부로 전송하도록 구성된 것을 특징으로 하는 에미터결합 논리회로.
제1항에 있어서, 상기 제1, 제2자기유지회로부는 문턱전압을 데이타를 소거할때, 논리크기의 외부로 설정하고, 상기 클럭펄스신호를 높거나 낮게 변화시키고, 상기 제1, 제2자기유지회로부에 보유된 데이타를 소거하도록 구성된 것을 특징으로 하는 에미터 결합회로.
제1트랜지스터의 콜렉터단자가 제2트랜지스터의 베이스단자에 에미터단자가 공통으로 연결된 제1자기유지회로부와, 제3트랜지스터와 병렬로 연결된 제4트랜지스터의 콜렉터단자가 제5트랜지스터와 에미터단자가 공통으로 연결된 제2자기유지회로부와, 제6, 제7트랜지스터의 차동쌍으로 구성되고 콜렉터단자은 제1, 제2트랜지스터의 공통-에미터와 제3, 제4, 제5트랜지스터의 공통-에미터에 연결되고, 베이스단자에 인가된 클럭펄스신호에 근거하여, 상기 제1, 제2자기유지회로부의 동작상태를 교대로 전환하는 전환수단을 포함하고, 상기 제1트랜지스터의 콜렉터단자는 제1저항을 통하여 전원공급기에 연결될 뿐만아니라 상기 제2트랜지스터의 베이스단자와 상기 제3트랜지스터의 콜렉터단자에 제2저항을 통하여 연결되고, 상기 제4트랜지스터의 콜렉터단자는 제3저항과 제4저항을 통하여 전원공급기에 연결되고, 상기 제2트랜지스터의 콜렉터단자가 상기 제3, 제4저항의 연결중간점에 연결되고, 상기 제1자기유지회로부는 상기 제3저항에서 상기 제2트랜지스터의 콜렉터단자로 흐르는 콜렉터 전류에 근거하여, 상기 제1자기유지회로부에 보유된 데이타를 상기 제2자기유지회로부로 전송하고, 상기 제2자기유지회로부는 상기 제1, 제2저항에서 상기 제3트랜지스터의 콜렉터단자로 흐르는 콜렉터 전류에 근거하여, 상기 제2자기유지회로부에 보유된 데이타를 상기 제1자기유지회로부로 전송하도록 구성된 것을 특징으로 하는 에미터결합 논리회로.
제1트랜지스터와 제2트랜지스터의 에미터단자가 공통으로 연결되고, 제1트랜지스터의 콜렉터단자가 제2트랜지스터의 베이스단자에 연결된 제1자기유지회로부를 포함하여, 구성되고, 상기 제1트랜지스터의 베이스단자은 소정의 문턱전압을 받고 또한 상기 제1트랜지스터와 상기 제2트랜지스터의 에미터단자의 공통단연결점은 소정의 전류를 소정의 시간으로 받음으로 상기 제2트랜지스터의 콜렉터단자에서 상 제1트랜지스터의 콜렉터단자와 상기 제2트랜지스터의 베이스단자의 공통단연결점에서 입력된 입력신호를 반전하여 출력하도록 구성된 것을 특징으로 하는 에미터결합 논리회로.
제1트랜지스터와 제2트랜지스터의 에미터단자가 공통으로 연결되고, 제1트랜지스터의 콜렉터단자가 제2트랜지스터의 베이스단자에 연결된 제1자기유지회부와, 제3트랜지스터와 제4트랜지스터의 에미터단자가 공통으로 연결되고, 제3트랜지스터의 콜렉터단자가 제4트랜지스터의 베이스단자에 연결된 제2자기유지회로와 제5,제6트랜지스터의 차동쌍으로 구성되고 콜렉터단자은 제1, 제2트랜지스터의 공통-에미터와 제3,제4, 제5트랜지스터의 공통-에미터에 연결되고, 베이스단자에 인가된 클럭펄스신호에 근거하여, 상기 제1, 제2자기유지회로부의 동작상태를 교대로 전환하는 전환수단을 포함하고, 제1자기유지회로부는 상기 제1, 제3트랜지스터의 베이스단자에서 소정의 문턱전압을 받고 또한 상기 제1트랜지스터의 콜렉터단자과 상기 제2트랜지스터의 베이스단자의 공통단연결점에서 입력신호를 받음으로 상기 제1자기유지회로부에서 보유된 데이타가 상기 제3트랜지스터의 콜렉터단자에서 상기 제2트랜지스터의 콜렉터단자로 흐른 콜렉터전류에서 제2자기유지 회로부로 전송되도록 구성된 것을 특징으로 하는 에미터결합 논리회로.
제5항에 있어서, 제7트랜지스터의 에미터단자와 콜렉터단자가 상기 제1자기유지회로부의 신호 입력단자와 소정의 입력신호가 입력되는 베이스단자로 연결되고, 제8트랜지스터의 에미터단자는 소정의 문턱전압이 입력되는 베이스단자로 공통으로 연결되어 상기 제7트랜지스터에서 상기 제1자기유지회로부로 상기 신호의 반전으로서 반전신호를 출력하는 반전신호 생성수단과, 콜렉터전극이 상기 제7, 제8트랜지스터의 공통단연결점에 연결되고 베이스전극으로 제1클럭펄스신호가 입력되는 제9트랜지스터와 에미터전극이 상기 제9트랜지스터의 공통단연결점에 연결되고 베이스전극으로 제2클럭펄스신호가 입력되는 제10트랜지스터로 구성되어 상기 제1, 제2클럭펄스신호에서 상기 제7, 제8트랜지스터의 온/오프전환을 제어하고, 상기 반전신호가 상기 반전신호 생성수단에서 상기 제1자기유지회로부로 상기 전환수단의 전환동작에 따라 소정의 시간으로 제7, 제8트랜지스터의 온/오프로 전환하는 제어를 통해 출력되도록 하는 스위칭수단을 포함하여 구성된 것을 특징으로 하는 에미터결합 논리회로.