KR100255517B1 - 강유전체 커패시터를 구비하는 반도체 메모리 소자 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 분야
반도체 메모리 소자 제조
2. 발명이 해결하려고 하는 기술적 과제
결정립 성장 및 식각공정에서 열화된 강유전체 특성 회복을 위하여 실시되는 산소분위기 열처리 공정에서 커패시터 하부의 MOS 트랜지스터 특성이 저하되는 것을 방지할 수 있는 반도체 메모리 소자 제조 방법을 제공한다.
3. 발명의 해결방법의 요지
MOS 트랜지스터 형성이 완료된 반도체 기판 상부의 층간절연막 상에 제1확산장벽층을 형성하고, 강유전체 패턴의 상부 표면 일부, 강유전체 패턴의 측벽 및 상기 커패시터 하부전극의 측벽을 덮는 제2확산장벽 패턴을 형성한다.
4. 발명의 중요한 용도
강유전체 커패시터를 구비하는 반도체 메모리 소자의 제조에 이용됨.
Description
본 발명은 강유전체(ferroelectric) 커패시터를 구비하는 반도체 메모리 소자 제조방법에 관한 것으로, 특히 Si3N4또는 SiON를 확산장벽층으로 사용하여 커패시터 하부에 형성된 소자의 특성 저하를 방지할 수 있도록 하기 위한 것이다.
제1(a)도 내지 제1(h)도를 참조하여 종래 기술에 의한 반도체 메모리 소자의 강유전체 커패시터 제조방법을 설명하면 다음과 같다.
먼저, 제1(a)도와 같이 CMOS공정에 의해 NOS 트랜지스터(3)가 제조된 반도체 기판(1) 전면에 BPSG(4)를 증착하고 플로우 공정을 행한다. 여기서 참조부호 2는 필드산화막을 나타낸다.
이엇 제1(b)도와 같이 상기 BPGS층(4) 위에 커패시터 하부전극 형성을 위한 도전층으로서 Ti층(5)과 Pt층(6)을 차례로 증착한다.
다음에 제1(c)도와 같이 상기 도전층 상에 강유전체층(7)으로서 SrBi2Ta2O9또는 PZT를 증착하고, 결정화를 위한 열처리를 산소분위기에서 실시한다.
이어서 제1(d)도와 같이 커패시터 상부전극 형성을 위한 도전층으로서 Pt(8)와 Ti(9)를 차례로 증착하고, 그 위에 산화막(10)을 형성한다. 이어서 산화막(10)상에 소정의 커패시터 상부전극 형성을 위한 마스크 패턴(도시하지 않음)을 형성하고 이를 식각마스크로 이용하여 상기 산화막(10)을 식각한 다음, 마스크 패턴을 제거한다.
다음에 제1(e)도와 같이 상기 산화막(10)을 마스크로 이용하여 그 하부의 Ti층(9)과 Pt(8) 및 강유전체층(7)을 식각한 후, 강유전체의 특성 열화를 막기 위하여 산소분위기에서 열처리를 행한다.
이어서 제1(f)도와 같은 기판 전면에 산화막(11)을 형성한다.
다음에 산화막(11) 위에 커패시터 하부전극 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각마스크로 이용하여 상기 산화막(11)을 식각한 다음 마스크 패턴을 제거하고, 상기 커패시터 하부전극 패턴으로 패터닝된 산화막(11)을 마스크로 이용하여 커패시터 하부전극용 Pt층(6)과 Ti층(5)을 식각한다.
이어서, 제1(g)도와 같이 기판 전면에 층간절연막으로서, PSG층(12)을 증착한다.
다음, 제1(h)도와 같이 상기 PSG층(12) 및 BPSG층(4)을 선택적으로 식각하여 금속 콘택을 형성한 후, 확산장벽금속층으로서, TiN/Ti(13)을 증착한다. 이어서 금속을 증착하고 이를 소정패턴으로 패터닝하여 금속배선(14)을 형성한다.
상술한 종래기술에 있어서는 상부 및 하부 커패시터 전극 형성용 도전층 및 강유전체층의 식각시 손상이나 수소 효과(hydrogen effect) 등에 의해 강유전체 특성이 열화된 것을 보상하기 위하여 산소분위기에 열처리를 행해야 한다. 이 때문에 커패시터 하부에 이미 형성되어 있는 MOS 트랜지스터의 특성을 저하시키게 된다.
상기 문제점을 해결하기 위한 본 발명은 결정립 성장 및 강유전체 특성 회복을 위하여 실시되는 열처리 공정에서 산소 확산에 의해 커패시터 하부의 MOS 트랜지스터 특성이 저하되는 것을 방지할 수 있는, 강유전체 커패시터를 구비하는 반도체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
제1(a)도 내지 제1(h)도는 종래기술에 의한 반도체 메모리장치의 강유전체 커패시터 제조방법을 도시한 공정순서도.
제2(a)도 내지 제2(f)도는 본 발명의 일실시예에 의한 반도체 메모리장치의 강유전체 커패시터 제조방법을 도시한 공정순서도.
제3(a)도 내지 제3(h)도는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 강유전체 커패시터 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3 : 게이트 21 : 평탄화층(BPSG)
22 : 제1확산장벽층 23 : 밀착층
24 : 커패시터 하부전극 25 : 강유전체층
26 : 제2확산장벽층 27 : 커패시터 상부전극
28 : 층간절연막 29 : 금속배선
상기 목적을 달성하기 위한 본 발명은, MOS 트랜지스터 형성이 완료된 반도체 기판 상부에 층간절연막을 형성하는 제1단계 ; 상기 층간절연막 상에 제1확산장벽층을 형성하는 제2단계 ; 상기 제1확산장벽층 상에 제1도전층 및 강유전체층을 차례로 형성하는 제3단계 ; 상기 강유전체층의 결정화를 위해 산소분위기에서 열처리하는 제4단계 ; 상기 강유전체층 및 제1도전층을 패터닝하여, 상기 제1도전층으로 이루어진 커패시터 하부전극 및 강유전체 패턴을 형성하는 제5단계 ; 상기 제5단계가 완료된 상기 반도체 기판 전면에 제2확산장벽층을 형성하는 제6단계 ; 상기 제2확산장벽층을 선택적으로 식각하여, 상기 강유전체 패턴의 상부표면 일부, 상기 강유전체 패턴의 측벽 및 상기 커패시터 하부전극의 측벽을 덮는 제2확산장벽 패턴을 형성하는 제7단계 ; 상기 강유전체층의 특성 회복을 위하여 산소분위기에서 열처리 공정을 실시하는 제8단계 ; 및 상기 강유전체 패턴 상에 커패시터 상부전극을 형성하는 제9단계를 포함하는 반도체 메모리 소자 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2(a)도 내지 제2(f)도에 본 발명의 일시시예에 의한 반도체 메모리 장치의 강유전체 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2(a)도와 같이 CMOS공정에 의해 MOS 트랜지스터(3)가 제조된 반도체 기판(1) 전면에 BPSG(21)를 증착하고 플로우 공정을 행하여 평탄화시킨다. 여기서 참조부호 2는 필드산화막을 나타낸다.
이어서 제2(b)도와 같이 상기 BPSG막(21) 위에 제1확산장벽층(22)으로서 Si3N4또는 SiON을 50Å 내지 500Å 두께로 증착하고, 그 위에 밀착증(adhesion layer)으로서 예컨대 Ta층(23)을 100Å 내지 500Å 두께로 증착한 후, 커패시터 하부전극 형성을 위한 도전층으로서 Pt층(24)을 증착하고, 이 위에 강유전체층(25)으로서 예컨대 PZT를 증착하고 산소분위기에서 결정화를 위한 열처리를 실시한다. 이때, 상기 제1확산장벽층(22)을 형성하는 Si3N4또는 SiON층에 의해 커패시터 하부층으로 산소가 확산되는 것이 방지되어 MOS 트랜지스터가 보호되게 된다. 또한, Ta층(23)은 커패시터 하부전극으로 사용되는 Pt층(24)과 커패시터 하부층 사이의 스트레스 완충층으로서 사용하기 위한 것이다.
다음에 제2(c)도와 같이 강유전체층(25), Pt층(24), Ta층(23) 및 제1확산장벽층(22)을 소정의 커패시터 하부전극패턴으로 패터닝한다. 이때, Ta층(23)은 과도식각한다.
이어서 제2(d)도와 같이 기판 전면에 제2확산장벽층(26)으로서, Si3N4또는 SiON을 증착한다. 상기 제2확산장벽층(26)의 두께는 이후 실시되는 커패시터 상부전극 형성을 위한 도전층의 과도식각시 제2확산장벽층(26)이 제거되지 않고 남을 수 있도록 고려하여 50Å 내지 500Å의 두께로 형성한다. 이어서 커패시터 액티브 마스크(도시하지 않음)를 사용하여 상기 제2확산장벽층(26)을 선택적으로 식각한다. 이후, 열화된 강유전체층(25) 특성 회복을 위하여 산소분위기에서 열처리를 실시한다.
다음에 제2(e)도와 같이 기판 전면에 커패시터 상부전극 형성을 위한 도전층을 형성한 후, 이를 소정패턴으로 패터닝하여 커패시터 상부전극(27)을 형성한다.
이어서 제2(f)도와 같이 기판 전면에 층간절연막(28)으로서 예컨대 산화막을 형성한 후, 상기 산화막(28)과, 제2확산장벽층(26) 및 BPSG막(21)을 선택적으로 식각하여 금속콘택을 형성한 다음, 기판 전면에 금속을 증착하고 패터닝하여 금속배선(29)을 형성한다. 상기와 같이 강유전체층(25)과 하부전극 측벽에 확산장벽층(26)으로서 Si3N4또는 SiON이 남아 있게 되므로 강유전체 커패시터 형성시에 수반되는 열처리 과정에서 산소가 확산되더라도 하부 MOS 트랜지스터 특성이 저하되는 것이 방지된다. Si3N4또는 SiON는 건식식각시 산화막과 같이 동일한 장비 및 조건에서 거의 동일한 식각특성을 나타내므로 금속콘택 형성을 위한 식각공정시 우수한 프로파일의 콘택을 형성할 수 있다.
제3(a)도 내지 제3(h)도에 본 발명의 다른 실시예에 의한 폴리실리콘 플러그 구조를 갖는 반도체 메모리 소자의 강유전체 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제3(a)도와 같이 CMOS 공정을 통해 MOS 트랜지스터(3) 및 비트라인(19) 등이 형성된 반도체 기판(1) 전면에 BPSG(21)를 증착하고 플로우 공정을 행하여 평탄화시킨다. 여기서 참조부호 2는 필드산화막을 나타낸다.
이어서 제3(b)도와 같이 상기 BPSG막(21) 위에 제1확산장벽층(30)으로서, Si3N4또는 SiON을 증착한 후, 제1확산장벽층(30) 및 BPSG막(21)을 선택적으로 식각하여 기판 소정부분을 노출시키는 콘택홀을 형성한다. 이어서 상기 콘택홀 내에 폴리실리콘을 매립하여 폴리실리콘 플러그(31)를 형성한 후, 기판 전면에 장벽금속층(32), 커패시터 하부전극 형성용 도전층(33) 및 강유전체층(34)을 차례로 형성하고 강유전체 결정화를 위한 열처리 공정을 산소분위기에서 실시한다.
다음에 제3(c)도와 같이 상기 강유전체층(34), 도전층(33) 및 장벽금속층(32)을 패터닝한다.
이어서 제3(d)도와 같이 기판 전면에 제2확산장벽층(35)으로서, Si3N4또는 SiON을 소정두께로 증착한 후, 제3(e)도와 같이 커패시터 액티브 마스크(도시하지 않음)를 사용하여 상기 제2확산장벽층(35)을 선택적으로 식각한 후, 산소분위기에서 열처리를 실시한다.
다음에 제3(f)도와 같이 기판 전면에 커패시터 상부전극 형성을 위한 도전층을 형성한 후, 제3(g)도와 같이 상기 도전층을 패터닝하여 커패시터 상부전극(36)을 형성한다.
이어서 제3(h)도와 같이 기판 전면에 층간절연막(37)으로서, 예컨대 산화막을 형성하고 그 위에 금속배선(38)을 형성한다.
이 실시예에서는 동일한 마스크를 이용하여 커패시터 하부전극을 이루고 전도층과 강유전체를 식각하였으나, 하부전극을 강유전체 증착 전에 먼저 패터닝하고 커패시터 액티브를 형성한 후 강유전체를 형성하여 커패시터 상부전극 형성시 강유전체를 함께 패터닝할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명과 같이 층간절연막과 커패시터 하부전극 사이, 그리고 커패시터의 강유전체층 및 하부전극 측벽에 Si3N4또는 SiON을 확산장벽층을 형성함으로써, 강유전 특성 향상을 위한 열처리 과정에서 커패시터 하부의 소자로 산소가 확산되는 것을 효과적으로 방지할 수 있다. 이에 따라 소자 특성의 저하를 방지하고 신뢰성을 향상시킬 수 있다.
Claims (6)
- MOS 트랜지스터 형성이 완료된 반도체 기판 상부에 층간절연막을 형성하는 제1단계 ; 상기 층간절연막 상에 제1확산장벽층을 형성하는 제2단계 ; 상기 제1확산장벽층 상에 제1도전층 및 강유전체층을 차례로 형성하는 제3단계 ; 상기 강유전체층의 결정화를 위해 산소분위기에서 열처리하는 제4단계 ; 상기 강유전체층 및 제1도전층을 패터닝하여, 상기 제1도전층으로 이루어진 커패시터 하부전극 및 강유전체 패턴을 형성하는 제5단계 ; 상기 제5단계가 완료된 상기 반도체 기판 전면에 제2확산장벽층을 형성하는 제6단계 ; 상기 제2확산장벽층을 선택적으로 식각하여, 상기 강유전체 패턴의 상부표면 일부, 상기 강유전체 패턴의 측벽 및 상기 커패시터 하부전극의 측벽을 덮는 제2확산장벽 패턴을 형성하는 제7단계 ; 상기 강유전체층의 특성 회복을 위하여 산소분위기에서 열처리 공정을 실시하는 제8단계 ; 및 상기 강유전체 패턴 상에 커패시터 상부전극을 형성하는 제9단계를 포함하는 반도체 메모리 소자 제조방법.
- 제1항에 있어서, 상기 제1확산장벽층 및 제2확산장벽층 각각을 Si3N4또는 SiON으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제2항에 있어서, 상기 Si3N4또는 SiON 각각을 50Å 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제1항에 있어서, 상기 제2단계 후, 상기 제1확산장벽층 상에 밀착층을 형성하는 제10단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제4항에 있어서, 상기 제10단계에서, 상기 밀착층을 Ta층으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제5항에 있어서, 상기 Ta층은 100Å 내지 500Å 두께로 증착하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
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-
1996
- 1996-12-30 KR KR1019960076305A patent/KR100255517B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0846188A (ja) * | 1994-07-28 | 1996-02-16 | Sony Corp | 半導体装置 |
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