KR100254080B1 - 마이크로프로세서의 파워 에스티메이터 - Google Patents

마이크로프로세서의 파워 에스티메이터 Download PDF

Info

Publication number
KR100254080B1
KR100254080B1 KR1019970003814A KR19970003814A KR100254080B1 KR 100254080 B1 KR100254080 B1 KR 100254080B1 KR 1019970003814 A KR1019970003814 A KR 1019970003814A KR 19970003814 A KR19970003814 A KR 19970003814A KR 100254080 B1 KR100254080 B1 KR 100254080B1
Authority
KR
South Korea
Prior art keywords
instruction
instructions
power consumption
execution
microprocessor
Prior art date
Application number
KR1019970003814A
Other languages
English (en)
Other versions
KR970062948A (ko
Inventor
아쯔시 가게시마
기미요시 우사미
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR970062948A publication Critical patent/KR970062948A/ko
Application granted granted Critical
Publication of KR100254080B1 publication Critical patent/KR100254080B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Power Sources (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Microcomputers (AREA)

Abstract

본 발명은 복수의 메모리를 구비한 마이크로프로세서에 있어서의 명령 레벨에서 소비 전력의 평가 정밀도를 향상시키는 것을 과제로 한다.
본 발명은 복수의 캐시 메모리(2, 3, 4)를 구비한 마이크로프로세서의 소비 전력을 명령의 어셈블러 기술(記述)로부터 구하는 파워 에스티메이터에 있어서, CPU(5)에서 실행되는 명령이 메인 메모리(1)로부터 판독되는 경우의 소비 전력값과 캐시 메모리(2, 3, 4)로부터 판독되는 경우의 소비 전력값을 구하고, 명령이 메인 메모리(1) 또는 어떤 캐시 메모리(2, 3, 4)로부터 판독되는가를 판독하고, 판별 결과에 각각의 메모리에 대해 구해진 소비 전력값을 대응시켜 소비 전력을 구하는 것을 특징으로 한다.

Description

마이크로프로세서의 파워 에스티메이터
본 발명은 복수의 메모리를 구비한 마이크로프로세서에 있어서의 명령 레벨에서의 소비 전력을 명령의 어셈블러 기술(記述)로부터 평가하는 마이크로프로세서의 파워 에스티메이터에 관한 것이다.
최근, 컴퓨터 기술 및 반도체 집적 회로의 비약적인 발전에 따라 전자 기기, 특히 퍼스널 컴퓨터의 소형화 및 휴대화가 진행되고 있다. 이와 같은 경향에 있어서, 마이크로프로세서의 처리 스피드의 향상과 함께 저소비전력화가 매우 중요한 과제로 되어 있다. 저소비 전력화를 달성하는데 있어서는 마이크로프로세서를 설계할 때 소비 전력을 정확하게 평가할 필요가 있다.
종래에는 예를들면, 문헌 「Vivek Tiwari, Sharad Malik, Andrew Wolfe : "Power Analysis of Embedded Software : A First Step towards Software Power Minimization", IN IEEE-94, PP. 384-390(1994)」에 기재되어 있는 바와 같이, 소프트웨어를 포함한 마이크로프로세서의 소비 전력 평가 방법이 알려져 있다.
이 평가 방법은 실제로 명령이 마이크로프로세서에서 실행될 때 실행되는 명령의 종류에 착안하여 소비 전력을 견적하는 방법이다. 즉, 마이크로프로세서에서 실행되는 프로그램의 어셈블러 기술(記述)의 레벨로, 미리 명령마다에 구해져 있던 소비 전력을 각각의 명령에 적용하여 마이크로프로세서에서 프로그램이 실행되었을 때의 총 소비 전력량을 견적하고자 하는 것이다.
이상 설명한 바와 같이, 마이크로프로세서에서의 종래의 소비 전력 평가 방법에 있어서는 소프트웨어를 고려하여 견적하는 방법이 알려져 있었다. 그러나, 이 방법에서는 마이크로프로세서의 캐시 메모리에 대해서는 고려되어 있지 않았다. 즉, 소비 전력의 평가 방법에 있어서 처리 스피드를 향상시키는 관점에서 계층화된 복수의 캐시 메모리를 구비한 마이크로프로세서와, 이와 같은 구성을 구비하지 않은 마이크로프로세서로 구별되어 있지 않았다.
캐시 메모리는 일반적으로 억세스 스피드나 기억 용량과 같은 구성상의 상위에 의해 명령이 억세스될 때의 소비 전력이 다르다. 이 때문에, 복수의 캐시 메모리 중에서 명령이 어느 캐시 메모리로부터 판독되는지에 따라 소비 전력이 상이하게 된다. 그러나, 종래의 방법에서는 모든 캐시 메모리에서 구별하지 않고 동일한 소비 전력을 이용하였기 때문에, 마이크로프로세서의 명령 레벨에서의 소비 전력을 정확하게 평가하는 것이 곤란하다 라는 결점을 초래하고 있다.
그래서, 본 발명은 상기를 감안하여 이루어진 것으로, 그 목적으로 하는 바는 복수의 메모리를 구비한 마이크로프로세서에 있어서의 명령 레벨에서의 소비 전력의 평가 정밀도를 향상시킨 마이크로프로세서의 파워 에스티메이터를 제공하는 것이다.
제1도는 청구항1에 기재된 발명의 한 실시 형태에 관한 파워 에스티메이터로 평가되는 마이크로프로세서의 한 구성을 도시한 도면.
제2도는 청구항2에 기재된 발명의 한 실시 형태에 관한 파워 에스티메이터로 평가되는 마이크로프로세서의 한 구성을 도시한 도면.
제3도는 제2도에 도시한 마이크로프로세서에 있어서의 명령 판독의 흐름을 도시한 도면.
제4도는 실행되는 명령의 한 예를 도시한 도면.
제5도는 제2도에 도시한 구성에 있어서, 실행되는 명령에 있어서의 루프 1순째의 명령 판독의 흐름을 도시한 도면.
제6도는 제2도에 도시한 구성에 있어서, 실행되는 명령에 있어서의 루프 1순째의 명령 판독의 흐름을 도시한 도면.
제7도는 제2도에 도시한 구성에 있어서, 실행되는 명령에 있어서의 루프 2순째의 명령 판독의 흐름을 도시한 도면.
제8도는 실행 명령마다의 명령 판독선을 도시한 도면.
제9도는 점프 명령 후의 실행 명령마다의 명령 판독선을 도시한 도면.
제10도는 마이크로프로세서의 메모리부와 CPU부의 구분을 도시한 도면.
제11도는 종래의 방법에 따른 기본 소비 전력값의 일례를 도시한 도면.
제12도는 제11도에 도시한 기본 소비 전력값을 이용하여 제8도의 소비 전력값을 구한 일례를 도시한 도면.
제13도는 청구항7에 기재된 발명의 한 실시 형태에 관한 기본 소비 전력값의 일례를 도시한 도면.
제14도는 제13도에 도시한 기본 소비 전력값을 이용하여 제8도의 소비 전력을 구한 일례를 도시한 도면.
제15도는 실행되는 명령열의 일례를 도시한 도면.
제16도는 캐시 메모리에 명령이 저장된 상태를 도시한 도면.
제17도는 청구항3에 기재된 발명의 한 실시 형태에 관한 명령 실행 순서를 도시한 도면.
제18도는 청구항4에 기재된 발명의 한 실시 형태에 관한 명령 실행 순서를 도시한 도면.
제19도는 청구항5에 기재된 발명의 한 실시 형태에 관한 명령 실행 순서를 도시한 도면.
제20도는 청구항6에 기재된 발명의 한 실시 형태에 관한 명령 실행 순서를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 메인 메모리 2 : n차 캐시 메모리
3 : 2차 캐시 메모리 4 : 1차 캐시 메모리
5 : CPU 6 : 캐시 메모리
7 : 버퍼 8 : 메모리부
9 : CPU부
10 : 캐시(6) 또는 버퍼(7)로부터 판독되는 명령군
11 : 캐시(6)로부터 판독되는 명령군
12 : 버퍼(7)로부터 판독되는 명령군
상기 목적을 달성하기 위하여, 청구항1 기재의 발명은 CPU(연산 유닛)와, 상기 CPU로 판독되어 실행되는 명령이 저장된 복수의 메모리를 구비한 마이크로프로세서에 있어서의 명령 실행시의 소비 전력을 실행되는 명령의 어셈블러 기술(記述)로부터 구하는 마이크로프로세서의 파워 에스티메이터에 있어서, 상기 CPU에서 실행되는 명령이 상기 복수의 메모리로부터 판독되는 경우의 소비 전력값을 상기 메모리의 각각에 대하여 구하는 수단과, 상기 CPU에서 실행되는 명령이 상기 복수 메모리 중 어떤 메모리에서 판독되는지를 판별하는 수단과, 판독되는 명령이 저장된 메모리의 판별 결과에 상기 각각의 메모리에 대하여 구해진 소비 전력값을 대응시켜 마이크로프로세서의 소비 전력을 구하는 수단을 포함하여 구성된다.
청구항2 기재의 발명은 청구항1에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 상기 CPU에서 실행되는 명령이 제1 캐시 메모리에서 상기 CPU로 판독됨과 동시에, 상기 제1 캐시 메모리보다도 고속이며 용량이 적은 m개의 명령을 저장할 수 있는 제2 캐시 메모리에 제1 캐시 메모리에서 상기 CPU로 판독된 명령을 포함하고 이후에 계속하여 최대 m개의 명령이 저장되며, 상기 제2 캐시 메모리에 저장된 명령이 모두 실행될 때까지 상기 제2 캐시 메모리에서 상기 CPU로 명령이 판독되어 명령이 실행되는 동작이 반복되는 경우에, 상기 CPU에서 실행되는 명령이 상기 제1 캐시 메모리로부터 판독되는 경우의 제1 소비 전력값을 구하고 상기 CPU에서 실행되는 명령이 상기 제2 캐시 메모리로부터 판독되는 경우의 제2 소비 전력값을 구하며, 명령의 판독이 개시된 후, m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하여 구성된다.
청구항3 기재의 발명은 청구항2에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령이 실행되는 경우에, 상기 명령의 실행이 개시된 후, m 명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하여 구성된다.
청구항4 기재의 발명은 청구항2에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 실행이 개시된 후, 상기 명령의 다음 명령 이후에 계속하는 0 또는 m개 미만의 명령의 실행에는 상기 제2 소비 전력값을 사용하고, 그 후에 계속하는 m 명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하여 구성된다.
청구항5 기재의 발명은 청구항2에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 실행이 개시되고, 상기 명령에 계속하여 기술되어 있는 명령을 1 또는 복수개 실행한 후 명령 순서가 변경되는 경우에, 상기 명령에 계속하여 기술되어 있는 명령이 복수개 실행되어 m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하여 구성된다.
청구항6 기재의 발명은 청구항2에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 실행이 개시되고, 상기 명령에 계속하여 기술되어 있는 명령을 복수개 실행한 후 명령 순서가 변경되는 경우에, 상기 명령에 계속하여 기술되어 있는 명령이 1 또는 복수개 실행되고 다음 명령 이후에 계속하는 0 또는 m개 미만의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 그 후에 계속하는 m명령 마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하여 구성된다.
청구항7 기재의 발명은 청구항1에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 상기 CPU에서 실행되는 명령의 수, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 수 및 상기 메모리의 용량에 기초하여 상기 메모리로부터 판독되는 명령의 횟수를 상기 각각의 메모리에 대하여 구하고, 상기 메모리에 대해 구해진 횟수와 이 메모리에 대응하여 구해진 소비 전력값과의 곱을 상기 각각의 메모리에 대하여 구하고, 상기 각각의 메모리에 대하여 구해진 횟수와 소비 전력과의 곱의 합을 구하여 마이크로프로세서의 소비 전력을 구성한다.
청구항8 기재의 발명은 청구항1에 기재된 마이크로프로세서의 파워 에스티메이터에 있어서, 상기 CPU에서 실행되는 명령의 수, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령이 발생하는 확률 및 상기 메모리의 용량에 기초하여 상기 메모리로부터 판독되는 명령의 횟수를 상기 각각의 메모리에 대하여 구하고, 상기 메모리에 대하여 구해진 횟수와 이 메모리에 대응하여 구해진 소비 전력값과의 곱을 상기 각각의 메모리에 대하여 구하고, 상기 각각의 메모리에 대하여 구해진 횟수와 소비 전력과의 곱의 합을 구하여 마이크로프로세서의 소비 전력을 구하여 구성된다.
이하, 도면을 이용하여 본 발명의 실시 형태를 설명한다.
제1도는 청구항1에 기재된 발명의 일 실시 형태에 관한 마이크로프로세서의 파워 에스티메이터가 소비 전력을 평가하는 마이크로프로세서의 일 구성을 나타내는 도면이다.
청구항1에 기재된 발명의 마이크로프로세서의 파워 에스티메이터는 CPU(연산 유니트)와, CPU에서 판독되어 실행되는 명령이 저장되는 복수의 메모리를 구비한 마이크로프로세서에서의 명령 실행시의 소비 전력을, 실행되는 명령의 어셈블러 기술로부터 구하는 것으로, CPU에서 실행되는 명령이 복수의 메모리로부터 판독되는 경우의 소비 전력값을 메모리 각각에 대하여 구하는 수단과, CPU에서 실행되는 명령이 복수의 메모리중 어느 메모리로부터 판독되는지를 판별하는 수단과, 판독되는 명령이 저장된 메모리의 판별 결과에 각각의 메모리에 대하여 구해진 소비 전력값을 대응시켜 명령이 CPU에서 실행될 때의 소비 전력을 구하는 수단을 갖고 있고, 마이크로프로세서를 사용한 평가용 틀로서 실현된다.
또, 소비 전력이 평가되는 마이크로프로세서에 포함되는 상기 메모리는, 메인 메모리, 캐시 메모리, 버퍼 메모리, 명령 큐(queue) 등의 다양한 종류의 메모리이다.
여기에서, 제1도에서 나타낸 마이크로프로세서에서의 소비 전력 평가의 작용을 설명하는 데에 있어서, 이해를 용이하게 하기 위해서, 제1도에서 나타낸 구성에 대해 제2도에서 표시한 바와 같이 캐시 메모리의 개수를 2개로 하여, 캐시(6)와 캐시(6)보다 고속인 버퍼(7)로 하고, 버퍼(7)가 판독하는 명령수를 4로 한 구성의 마이크로프로세서를 이용하여 설명한다.
이 실시 형태는, CPU(5)에서 실행되는 명령이 제1 캐시 메모리가 되는 캐시(6)로부터 CPU(5)에 판독되는 동시에. 캐시(6)보다 고속이고 용량이 적은 4개의 명령을 저장할 수 있는 제2 캐시 메모리가 되는 버퍼(7)에 캐시(6)로부터 CPU(5)에 판독된 명령을 포함하여 이후에 계속되는 최대 4개의 명령이 저장되고, 버퍼(7)에 저장된 명령이 모두 실행될 때 까지 버퍼(7)로부터 CPU(5)에 명령이 판독되어 명령이 실행되는 동작이 반복되는 경우, CPU(5)에서 실행되는 명령이 캐시(6)로부터 판독되는 경우의 제1 소비 전력값을 구하고, CPU(5)에서 실행되는 명령이 버퍼(7)로부터 판독되는 경우의 제2 소비 전력값을 구하고, 명령의 판독이 개시된 후, 4명령 마다의 명령의 실행에는 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하도록 한 것을 특징으로 한 것이다.
제2도에서 나타낸 구성의 마이크로프로세서에서, 제3도에서 나타낸 바와 같이 CPU(5)에서 실행되는 명령을 메인 메모리(1)로부터 판독할지(루트 A), 캐시(6)로부터 판독할지(루트 B), 또는 버퍼(7)로부터 판독할지(루트 C)를 구별한 소비 전력값 데이타를 구하여 두고, 명령이 실제로 실행될 때에 어디로부터 판독되는지를 판단하여 이에 대응하는 소비 전력값 데이타를 사용함으로써 소비 전력값을 견적하도록 하고 있다.
다음에, 청구항3에 기재된 발명의 일 실시 형태에 관한 파워 에스티메이터를 설명한다.
이 실시 형태의 파워 에스티메이터는 상기 실시 형태의 특징에 부가하여, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령이 실행되는 경우, 명령의 실행이 개시된 후, 4명령 마다의 명령의 실행에는 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하도록 한 것을 특징으로 한 것이다.
대상으로 하는 마이크로프로세서의 동작은, 예를 들면 제4도에서 나타낸 명령군을 실행할 때는 제5도에서 나타낸 바와 같이 루프의 1순째에는 메인 메모리(1)로부터 명령을 캐시(6)에 보존함과 동시에, CPU(5)에서 명령을 실행한다. 이 때, 캐시(6)내에는 제6도에서 나타낸 바와 같이 명령이 저장된다.
다음에, 캐시 명령으로 다시 한번 동일한 명령군이 실행될 때, 실행 명령은 메인 메모리(1)로부터가 아니라, 캐시(6)로부터 판독되게 된다. 이 때, 실행 속도 향상을 위해, 제7도에서 나타낸 바와 같이 버퍼(7)에 한번에 4개의 명령이 동시에 판독되고(루트B), 그 이후, 버퍼(7)내의 명령이 없게 될 때 까지 버퍼(7)로부터 CPU(5)에 명령이 판독된다(루트 C).
이 때, 루트(B)를 통하는 경우, 큰 전력이 소비되는 캐시(6)가 동작하기 때문에 큰 소비 전력이 되고, 루트(C)를 통하는 경우는, 캐시(6)가 동작할 때보다는 적은 전력이 소비되는 버퍼(7)이 동작하기 때문에 적은 소비 전력이 된다. 이 때문에, 이 캐시(6)에 이미 판독되어 있는 명령 실행시의 소비 전력을 견적하기 위해서, 캐시(6)로부터 명령을 판독할 때의 소비 전력값과, 버퍼(7)로부터 명령을 판독할 때의 소비 전력값을 미리 구하여 두고, 제8도에서 나타낸 바와 같이, 캐시(6)로부터 한 번에 버퍼(7)에 판독하는 명령수가 m(이 실시예에서는 4)개이면, m명령마다 캐시(6)로부터 판독할 때의 소비 전력값을 사용하고, 그 이외의 명령에 대해서는 버퍼(7)로부터 판독할 때의 소비 전력값을 사용하는 것을 특징으로 하고 있다.
한편, 상술한 명령의 실행시에 점프, 브랜치, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령에 따라서, 버퍼(7)에 판독한 명령 전체를 실행하지 않고, 다른 명령을 실행하게 되는 경우가 있다.
예를 들면, 제4도에서 나타내는 명령군을 실행하고 있는 제8도에서 나타낸 명령의 흐름의 계속을 제9도에서 나타내면, 점프 명령에 의해서 버퍼(7)에 판독된 명령이 아닌 명령이 실행되게 된다. 이와 같은 경우에 대응하여, m명령 마다 캐시(6)로부터 판독될 때의 소비 전력값을 추가하여, 점프, 브랜치, 예외 처리 명령 등이 행해진 경우, 그 다음에 실행되는 명령의 소비 전력값은 캐시(6)로부터 판독된 때의 값을 사용하고, 그 이후, m명령 마다 캐시(6)로부터 판독될 때의 값을 사용, 그 이외의 명령에 대해서는 버퍼(7)로부터 판독될 때의 값을 사용하도록 하고 있다.
다음에, 청구항 4에 기재된 발명의 일 실시 형태에 관한 파워 에스티메이터를 설명한다.
이 실시 형태의 특징으로 하는 바는, 제2도에서 나타낸 마이크로프로세서의 소비 전력을 평가하는 경우, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 변경 명령의 실행이 개시된 후, 변경 명령의 다음 명령 이후에 계속되는 0 또는 m개 미만의 명령의 실행에는 버퍼(7)로부터 판독된 경우의 소비 전력값(제2 소비 전력값)를 사용하고, 그 후에 계속되는 m명령 마다의 명령의 실행에는 캐시 메모리(6)로부터 판독되는 경우의 소비 전력값(제1 소비 전력값)를 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하도록 한 데에 있다.
예를 들면, 제16도(각각의 수자는 명령을 표시, jump3은 명령3으로 점프하는 명령을 표시)에서 나타낸 바와 같이, 캐시 메모리에 저장된 명령을 실행하는 경우, 청구항 3에 기재된 발명의 일 실시 형태에서는 제17도에서 나타내는 실행 순서에 따라서 명령이 실행되는 데에 반하여, 이 실시 형태에서는 제18도에서 나타낸 바와 같이, jump3 명령(변경 명령)의 실행 후 jump3 명령의 다음 명령(명령3)은 캐시 메모리(6)로부터 판독되고, 이 명령(명령 3) 이후의 하나의 명령(명령 4)은 버퍼(7)로부터 판독되고, 그 후에 계속되는 4(=m)명령 마다 캐시 메모리(6)로부터 판독된다. 이것은 제16도에서 나타내는 캐시 메모리(6)로부터 버퍼(7)에의 판독이 캐시 메모리(6)의 1행 마다 행해지기 때문이다.
다음에, 청구항5에 기재된 발명의 일 실시 형태에 관한 파워 에스티메이터를 설명한다.
이 실시 형태의 특징으로 하는 바는, 제2도에서 나타내는 마이크로프로세서의 소비 전력을 평가하고, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 변경 명령의 실행이 개시되어, 변경 명령에 연속하여 기술되어 있는 명령을 1 또는 복수개 실행한 후 명령 순서가 변경되는 경우에, 변경 명령에 계속하여 기술되어 있는 명령이 복수개 실행되어 m명령 마다의 명령의 실행에는 캐시 메모리로부터 판독되는 경우의 소비 전력값(제1 소비 전력값)를 사용하고, 다른 명령의 실행에는 버퍼(7)로부터 판독되는 경우의 소비 전력값(제2 소비 전력값)를 사용하여 마이크로프로세서의 소비 전력을 구하도록 하는 데에 있다.
예를 들면, 제16도에서 나타낸 바와 같이 캐시 메모리에 저장된 명령을 실행하는 경우에, 제19도에서 나타낸 바와 같이 예를 들면 jump3 명령이 실행된 후 하나의 명령(명령 8)이 실행된 후 4(=m) 명령 마다 캐시 메모리(6)로부터 판독된다.
다음에, 청구항6 기재의 발명의 일 실시 형태에 관한 파워 에스티메이터를 설명한다.
이 실시 형태의 특징으로 하는 바는, 청구항4 및 청구항5에 기재된 발명의 일 실시 형태의 쌍방을 동시에 실시하도록 하는 데에 있고, 제16도에서 나타낸 명령을 실행하는 경우에는, 제20도에서 나타낸 바와 같은 순서에 따라서 명령이 실행된다.
다음에, 청구항7 기재의 발명의 일 실시 형태에 관한 파워 에스티메이터를 설명한다.
이 실시 형태의 파워 에스티메이터는 CPU(5)에서 실행되는 명령의 수, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 수 및 메모리의 용량에 기초하여, 메모리로부터 판독되는 명령의 회수를 각각의 메모리에 대하여 구하고, 메모리에 대하여 구해진 회수와 이 메모리에 대응하여 구해진 소비 전력값의 곱을 상기 각각의 메모리에 대하여 구하고, 각각의 메모리에 대하여 구해진 회수와 소비 전력과의 곱의 합을 구하여 마이크로프로세서의 소비 전력을 구하도록 한 것을 특징으로 한 것이다.
마이크로프로세서에서 특정 명령을 실행할 때의 소비 전력은 제10도에서 나타낸 바와 같이, CPU(9)와 메모리(8)의 소비 전력의 합으로 구할 수 있다.
(특정 실행 명령시의 소비 전력)(X) = (CPU부(9)의 소비 전력)(Y)
+ (메모리부(8)의 소비 전력)(Z)
이 된다.
이중에서 소비 전력(Y)과 소비 전력(Z)은, 독립하여 구할 수 있다.
예를 들면, 제8도에서 나타낸 명령의 하나 하나의 소비 전력값은, 메모리부(8)와 CPU(9)를 구별하지 않고 구하고 있는 경우, 즉 종래에는 제11도에서 나타낸 바와 같이 기본 소비 전력값을 구할 필요가 있다. 그리고, 제11도를 이용하여 제8도의 소비 전력을 구하면, 제12도에서 나타낸 바와 같이 된다. 이에 대하여, 메모리부(8)와 CPU부(9)을 구별하여 소비 전력값을 구하면, 즉 이 실시 형태에서는, 제13도에서 나타낸 기본 소비 전력값만을 이용하면 좋다. 이 제13도에서 나타낸 기본 소비 전력값을 이용하여 제8도의 소비 전력을 구하면, 제14도에서 나타낸 바와 같이 되고, 제12도와 제14도는 동일하는 것은 명백하다.
이에 의해, 대상 명령수 a개, 사용 메모리의 종류가 b개인 CPU의 소비 전력을 구할 때, 종래에는 (a×b)개의 기본 소비 전력값을 구할 필요가 있었다. 그러나, 이 실시 형태에서는 (a+b)개의 기본 소비 전력값을 구하면 되므로, 미리 구하여 둔 소비 전력값 패턴수를 적게 할 수 있다.
다음에, 청구항8 기재의 발명의 일 실시 형태에 관한 파워 에스티메이터를 설명한다.
이 실시 형태의 파워 에스티메이터는 CPU(1)에서 실행되는 명령의 수, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령이 발생하는 확률 및 메모리의 용량에 기초하여, 메모리로부터 판독되는 명령의 회수를 각각의 메모리에 대하여 구하고, 메모리에 대하여 구해진 회수와 이 메모리에 대응하여 구해진 소비 전력값과의 곱을 각각의 메모리에 대하여 구하고, 각각의 메모리에 대하여 구해진 회수와 소비 전력과의 곱의 합을 구하여 마이크로프로세서의 소비 전력을 구하도록 한 것을 특징으로 한 것이다.
이 실시 형태는, 외부로부터 불규칙적으로 발생하는 캐시(6)로부터의 판독수의 발생 확률을 부여함으로써, 메모리로부터의 명령 판독 회수를 견적하는 방법이다.
예를 들면, 제2도에서 나타내는 마이크로프로세서에서, 기술된 명령수가 10개, 총실행 명령수가 23개인 명령군을 실행할 때, 먼저 메인 메모리로부터 명령을 판독하는 회수가 총기술 명령수로부터 9개로 판별되고, 나머지 14개에 대하여 브랜치 등의 발생 확률이 14.3%로 부여되면, (100/14.3)=7회에 한번, 불규칙적인 캐시(6)로부터의 판독이 발생한다고 가정할 수 있다. 4명령마다 규칙적인 캐시(6)로부터의 판독이 행해지기 때문에, 7명령 실행으로 2회 캐시(6)로부터 명령을 판독한다고 견적할 수 있다.
따라서, 제15도에서 나타낸 바와 같이, 총실행 명령수가 23개이기 때문에, 이 명령군을 실행하면, 2×2=4회의 캐시(6)로부터의 명령 판독이 행해진다고 견적되고, 캐시(6)로부터 판독되는 명령(11)과 버퍼(7)로부터 판독되는 명령(12)이 된다.
이것을 2차 캐시 메모리까지 가지는 경우로 일반화하면, 1회에 캐시로부터 버퍼에 p개 판독하는 마이크로프로세서에서, 총기술 명령수 t개, 총실행 명령수가 q개인 명령군을 실행할 때, 브랜치 등의 발생 확률이 r%로 부여되면, 불규칙적인 캐시로부터의 명령 판독 사이클 s는 s=(100/r)이 되고, 명령 s개에 ([s/p] +1)회의 캐시로부터의 명령 판독이 행해진다. 이 사이클은 명령 총수(q-t)로부터 (q-t)/s회인 것을 알 수 있다.
따라서, [(q-t)/s × ([s/p] +1)로 일반화할 수 있다. 단, 여기에서 [ ] 속의 나눗셈은 소숫점 이하를 절사하는 것을 나타낸다([5/2] + [7/4] = 2+1 =3이 된다).
어떤 마이크로프로세서의 예에서는 add 명령을 실행할 때의 소비 전력값은 캐시(6)로부터 판독하여 실행하는 경우에 560mW, 버퍼(7)로부터 판독하여 실행하는 경우에 404mW와 같이, 양 40%의 차이가 발생한다. 이것을 보정함으로써, 명령 레벨의 소비 전력 견적의 정밀도를 높일 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 명령이 판독되는 각각의 메모리마다 구한 소비 전력을 사용하여 명령군이 CPU에서 실행되었을 때의 소비 전력을 구하도록 하였기 때문에, 복수의 메모리를 구비한 마이크로프로세서에 있어서의 소비 전력 평가의 정밀도를 향상시킬 수 있다.

Claims (8)

  1. CPU(연산 유닛)와, 상기 CPU에 판독되어 실행되는 명령이 저장되는 복수의 메모리를 구비한 마이크로프로세서에 있어서의 명령 실행시의 소비 전력을 실행되는 명령의 어셈블러 기술(記述)로부터 구하는 마이크로프로세서의 파워 에스티메이터(Power estimator)에 있어서,
    상기 CPU에서 실행되는 명령이 상기 복수의 메모리로부터 판독되는 경우의 소비 전력값을 상기 메모리의 각각에 대하여 구하는 수단과,
    상기 CPU에서 실행되는 명령이 상기 복수의 메모리 중 어떤 메모리로부터 판독되는지를 판별하는 수단과,
    판독되는 명령이 저장된 메모리의 판별 결과에 상기 각각의 메모리에 대하여 구해진 소비 전력값을 대응시켜 마이크로프로세서의 소비 전력을 구하는 수단
    을 갖는 것을 특징으로 하는 마이크로프로세서의 파악 에스티메이터.
  2. 제1항에 있어서,
    상기 CPU에서 실행되는 명령이 제1 캐시 메모리로부터 상기 CPU로 판독됨과 동시에, 상기 제1 캐시 메모리보다도 고속이며 용량이 적은 m개의 명령을 저장할 수 있는 제2 캐시 메모리에 제1 캐시 메모리로부터 상기 CPU로 판독된 명령을 포함하여 이후에 계속하는 최대 m개의 명령이 저장되며, 상기 제2 캐시 메모리에 저장된 명령이 모두 실행될 때까지 상기 제2 캐시 메모리로부터 상기 CPU로 명령이 판독되어 명령이 실행되는 동작이 반복되는 경우에,
    상기 CPU에서 실행되는 명령이 상기 제1 캐시 메모리로부터 판독되는 경우의 제1 소비 전력값을 구하고,
    상기 CPU에서 실행되는 명령이 상기 제2 캐시 메모리로부터 판독되는 경우의 제2 소비 전력값을 구하며,
    명령의 판독이 개시된 후, m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하는
    것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
  3. 제2항에 있어서, 브랜치(branch) 명령, 점프(jump) 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령이 실행되는 경우에, 상기 명령의 실행이 개시된 후, m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하는 것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
  4. 제2항에 있어서, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 실행이 개시된 후, 상기 명령의 다음 명령 이후에 계속하는 0 또는 m개 미만의 명령의 실행에는 상기 제2 소비 전력값을 사용하고, 그 후에 계속하는 m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하며, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하는 것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
  5. 제2항에 있어서, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 실행이 개시되고, 상기 명령에 계속하여 기술(記述)되어 있는 명령을 1 또는 복수개 실행한 후 명령 순서가 변경되는 경우에, 상기 명령에 계속하여 기술되어 있는 명령이 복수개 실행되어 m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하는 것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
  6. 제2항에 있어서,브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 실행이 개시되고, 상기 명령에 계속하여 기술(記述)되어 있는 명령을 복수개 실행한 후 명령 순서가 변경되는 경우에, 상기 명령에 계속하여 기술되어 있는 명령이 1 또는 복수개 실행되고 다음의 명령 이후에 계속하는 0또는 m개 미만의 명령의 실행에는 상기 제2 소비 전력값을 사용하고, 그 후에 계속하는 m명령마다의 명령의 실행에는 상기 제1 소비 전력값을 사용하고, 다른 명령의 실행에는 상기 제2 소비 전력값을 사용하여 마이크로프로세서의 소비 전력을 구하는 것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
  7. 제1항에 있어서, 상기 CPU에서 실행되는 명령의 수, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령의 수 및 상기 메모리의 용량에 기초하여 상기 메모리로부터 판독되는 명령의 횟수를 상기 각각의 메모리에 대하여 구하고,
    상기 메모리에 대해 구해진 횟수와 이 메모리에 대응하여 구해진 소비 전력값과의 곱을 상기 각각의 메모리에 대하여 구하고,
    상기 각각의 메모리에 대해 구해진 횟수와 소비 전력과의 곱의 합을 구하여 마이크로프로세서의 소비 전력을 구하는
    것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
  8. 제1항에 있어서, 상기 CPU에서 실행되는 명령의 수, 브랜치 명령, 점프 명령, 예외 처리 명령 등의 일련의 명령의 실행 순서를 변경하는 명령이 발생하는 확률 및 상기 메모리의 용량에 기초하여 상기 메모리로부터 판독되는 명령의 횟수를 상기 각각의 메모리에 대하여 구하고,
    상기 각각의 메모리에 대해 구해진 횟수와 이 메모리에 대응하여 구해진 소비 전력값과의 곱을 상기 각각의 메모리에 대하여 구하고,
    상기 각각의 메모리에 대해 구해진 횟수와 소비 전력과의 곱의 합을 구하여 마이크로프로세서의 소비 전력을 구하는
    것을 특징으로 하는 마이크로프로세서의 파워 에스티메이터.
KR1019970003814A 1996-02-08 1997-02-06 마이크로프로세서의 파워 에스티메이터 KR100254080B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-022811 1996-02-08
JP02281196A JP3618442B2 (ja) 1996-02-08 1996-02-08 マイクロプロセッサのパワーエスティメータ装置

Publications (2)

Publication Number Publication Date
KR970062948A KR970062948A (ko) 1997-09-12
KR100254080B1 true KR100254080B1 (ko) 2000-04-15

Family

ID=12093086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970003814A KR100254080B1 (ko) 1996-02-08 1997-02-06 마이크로프로세서의 파워 에스티메이터

Country Status (6)

Country Link
US (1) US6055640A (ko)
EP (1) EP0789292B1 (ko)
JP (1) JP3618442B2 (ko)
KR (1) KR100254080B1 (ko)
CN (1) CN1102770C (ko)
DE (1) DE69718084T2 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6408393B1 (en) * 1998-01-09 2002-06-18 Hitachi, Ltd. CPU power adjustment method
US6163830A (en) * 1998-01-26 2000-12-19 Intel Corporation Method and apparatus to identify a storage device within a digital system
JPH11232147A (ja) 1998-02-16 1999-08-27 Toshiba Corp パワーエスティメーション装置、パワーエスティメーション方法、及びパワーエスティメーションプログラムを記録した機械読み取り可能な記録媒体
US6304621B1 (en) * 1998-05-13 2001-10-16 Broadcom Corporation Multi-mode variable rate digital cable receiver
US6415388B1 (en) * 1998-10-30 2002-07-02 Intel Corporation Method and apparatus for power throttling in a microprocessor using a closed loop feedback system
US7620832B2 (en) * 2000-09-20 2009-11-17 Mips Technologies, Inc. Method and apparatus for masking a microprocessor execution signature
US6625737B1 (en) * 2000-09-20 2003-09-23 Mips Technologies Inc. System for prediction and control of power consumption in digital system
US6715089B2 (en) * 2001-01-22 2004-03-30 Ati International Srl Reducing power consumption by estimating engine load and reducing engine clock speed
US6775787B2 (en) * 2002-01-02 2004-08-10 Intel Corporation Instruction scheduling based on power estimation
US7174472B2 (en) * 2003-05-20 2007-02-06 Arm Limited Low overhead integrated circuit power down and restart
US20040236560A1 (en) * 2003-05-23 2004-11-25 Chen Thomas W. Power estimation using functional verification
CN1700299A (zh) * 2004-05-17 2005-11-23 松下电器产业株式会社 图像合成输出装置、方法、程序和记录媒体及其显示装置和移动通信器械
JP2006085534A (ja) * 2004-09-17 2006-03-30 Fujitsu Ltd 情報処理装置、情報処理装置のソフトウェア更新方法、プログラム
CN100370433C (zh) * 2005-06-24 2008-02-20 鸿富锦精密工业（深圳）有限公司 中央处理器的功率估算方法
US7869965B2 (en) * 2005-08-17 2011-01-11 Oracle America, Inc. Inferential power monitor without voltage/current transducers
WO2007066058A1 (en) * 2005-12-06 2007-06-14 Arm Limited Energy management
KR101254009B1 (ko) 2006-02-03 2013-04-12 삼성전자주식회사 워크로드 추정치를 사용하는 ｃｐｕ의 동적 전압 스케일링방법 및 그 방법을 실행시키기 위한 프로그램을 기록한기록매체
US7673160B2 (en) * 2006-10-19 2010-03-02 International Business Machines Corporation System and method of power management for computer processor systems
US10339227B1 (en) 2007-06-08 2019-07-02 Google Llc Data center design
JP5277781B2 (ja) * 2007-12-05 2013-08-28 富士通株式会社 消費電力見積プログラム、該プログラムを記録したコンピュータに読み取り可能な記録媒体、消費電力見積装置、および消費電力見積方法
US9495272B2 (en) 2009-06-11 2016-11-15 Oracle America, Inc. Method and system for generating a power consumption model of at least one server
US8178997B2 (en) 2009-06-15 2012-05-15 Google Inc. Supplying grid ancillary services using controllable loads
US8510582B2 (en) * 2010-07-21 2013-08-13 Advanced Micro Devices, Inc. Managing current and power in a computing system
US8904208B2 (en) * 2011-11-04 2014-12-02 International Business Machines Corporation Run-time task-level dynamic energy management
CN102508637B (zh) * 2011-11-22 2014-09-24 中国科学院软件研究所 一种指令级密码设备能量消耗信息生成方法
US8862909B2 (en) 2011-12-02 2014-10-14 Advanced Micro Devices, Inc. System and method for determining a power estimate for an I/O controller based on monitored activity levels and adjusting power limit of processing units by comparing the power estimate with an assigned power limit for the I/O controller
US8924758B2 (en) 2011-12-13 2014-12-30 Advanced Micro Devices, Inc. Method for SOC performance and power optimization
US9009500B1 (en) 2012-01-18 2015-04-14 Google Inc. Method of correlating power in a data center by fitting a function to a plurality of pairs of actual power draw values and estimated power draw values determined from monitored CPU utilization of a statistical sample of computers in the data center
JP5725213B2 (ja) * 2012-01-31 2015-05-27 日本電気株式会社 情報処理装置、及び情報処理装置の使用電力算出方法
JP6075157B2 (ja) * 2013-03-28 2017-02-08 富士通株式会社 算出方法、算出プログラム、および算出装置
JP6146197B2 (ja) * 2013-08-07 2017-06-14 株式会社ソシオネクスト 設計支援方法、設計支援プログラム、および設計支援装置
US10101049B2 (en) 2015-11-12 2018-10-16 Oracle International Corporation Determining parameters of air-cooling mechanisms
US10255462B2 (en) 2016-06-17 2019-04-09 Arm Limited Apparatus and method for obfuscating power consumption of a processor
KR20180107351A (ko) 2017-03-16 2018-10-02 에스케이하이닉스 주식회사 상변화메모리의 전력소모량 연산장치 및 이를 포함하는 상변화메모리 시스템과, 상변화메모리의 전력소모량 연산방법
US11150718B2 (en) * 2019-10-17 2021-10-19 Dell Products L.P. System and method for stepwise enablement of a cache memory in an information handling system
CN115309538A (zh) * 2021-05-08 2022-11-08 戴尔产品有限公司 存储资源之间的基于多指标的工作负荷平衡

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755935A (en) * 1986-01-27 1988-07-05 Schlumberger Technology Corporation Prefetch memory system having next-instruction buffer which stores target tracks of jumps prior to CPU access of instruction
JPS6356731A (ja) * 1986-08-27 1988-03-11 Mitsubishi Electric Corp デ−タ処理装置
US4882673A (en) * 1987-10-02 1989-11-21 Advanced Micro Devices, Inc. Method and apparatus for testing an integrated circuit including a microprocessor and an instruction cache
US5226138A (en) * 1990-11-27 1993-07-06 Sun Microsystems, Inc. Method for selectively transferring data instructions to a cache memory
US5410711A (en) * 1991-02-14 1995-04-25 Dell Usa, L.P. Portable computer with BIOS-independent power management
US5359723A (en) * 1991-12-16 1994-10-25 Intel Corporation Cache memory hierarchy having a large write through first level that allocates for CPU read misses only and a small write back second level that allocates for CPU write misses only
JPH06242951A (ja) * 1992-12-22 1994-09-02 Toshiba Corp キャッシュメモリシステム
US5493667A (en) * 1993-02-09 1996-02-20 Intel Corporation Apparatus and method for an instruction cache locking scheme
JPH07160585A (ja) * 1993-12-13 1995-06-23 Hitachi Ltd 低電力データ処理装置
JP2752597B2 (ja) * 1994-04-19 1998-05-18 松下電器産業株式会社 消費電力の推定方法，消費電力の推定装置，配置配線の決定方法及び配置配線設計装置
US5537656A (en) * 1994-06-17 1996-07-16 Intel Corporation Method and apparatus for a microprocessor to enter and exit a reduced power consumption state
US5666537A (en) * 1994-08-12 1997-09-09 Intel Corporation Power down scheme for idle processor components
US5872983A (en) * 1994-12-22 1999-02-16 Texas Instruments Incorporated Power management interface system for use with an electronic wiring board article of manufacture
US5758174A (en) * 1995-06-07 1998-05-26 International Business Machines Corporation Computer system having a plurality of stored system capability states from which to resume
JP3494813B2 (ja) * 1996-07-19 2004-02-09 株式会社東芝 マイクロプロセッサの消費電力見積もり方法

Also Published As

Publication number Publication date
KR970062948A (ko) 1997-09-12
EP0789292B1 (en) 2003-01-02
DE69718084D1 (de) 2003-02-06
DE69718084T2 (de) 2003-10-09
JP3618442B2 (ja) 2005-02-09
EP0789292A2 (en) 1997-08-13
CN1102770C (zh) 2003-03-05
JPH09218731A (ja) 1997-08-19
CN1162148A (zh) 1997-10-15
EP0789292A3 (en) 2000-09-13
US6055640A (en) 2000-04-25

Similar Documents

Publication Publication Date Title
KR100254080B1 (ko) 마이크로프로세서의 파워 에스티메이터
Hardy et al. Using bypass to tighten WCET estimates for multi-core processors with shared instruction caches
US5941991A (en) Method of estimating power consumption of each instruction processed by a microprocessor
Bazzaz et al. An accurate instruction-level energy estimation model and tool for embedded systems
US11704538B2 (en) Data processing method and device
WO2017096338A1 (en) Execution time prediction for energy-efficient computer systems
WO1991010963A1 (en) Blocked matrix multiplication for computers with hierarchical memory
KR20020039370A (ko) 동적 피드백을 이용한 명령 변환의 제어
US20030120882A1 (en) Apparatus and method for exiting from a software pipeline loop procedure in a digital signal processor
US20030154469A1 (en) Apparatus and method for improved execution of a software pipeline loop procedure in a digital signal processor
US20030120905A1 (en) Apparatus and method for executing a nested loop program with a software pipeline loop procedure in a digital signal processor
Sima et al. Runtime decision of hardware or software execution on a heterogeneous reconfigurable platform
Vassiliadis et al. Block based compression storage expected performance
Dubey et al. Pro le-driven sampled trace generation
US6336191B1 (en) Method and system for clock compensation in instruction level tracing in a symmetrical multi-processing system
Lim et al. An accurate instruction cache analysis technique for real-time systems
US20080141249A1 (en) Method, Apparatus, and Program for Detecting an Extraordinary Behavior
CN111459872A (zh) 一种多核并行计算的快速核间数据同步方法
Pasricha et al. Improving branch prediction accuracy in embedded processors in the presence of context switches
Steinke et al. Moving program objects to scratch-pad memory for energy reduction
CN113835984B (zh) 一种基于国产超算微架构的众核应用性能评估方法
US20030182511A1 (en) Apparatus and method for resolving an instruction conflict in a software pipeline nested loop procedure in a digital signal processor
Ando et al. Efficiency of the CYBER 205 for stochastic simulations of a simultaneous, nonlinear, dynamic econometric model
US20060190709A1 (en) Method and system for branch prediction
Yiyu et al. An instruction folding solution to a java processor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021231

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee