KR100248547B1 - 엠펙2티에스 데이터 인터페이스 제어장치 - Google Patents

엠펙2티에스 데이터 인터페이스 제어장치 Download PDF

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Abstract

본 발명은 엠펙2티에스(MPEG2-TS : Motion Picture Expert Group 2 - Transport Stream)용 데이터의 인터페이스를 안정적으로 제어하기 위한 장치에 관한 것이다.
본 발명은 기본적으로 시퀀셜 액세스 램(21) 및 피포 메모리(22) 사이에 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치를 설치하고, 종래의 엠펙2티에스(MPEG2-TS) 데이터 2 개를 합한 후 트레일러를 붙여 384 바이트로 만든 다음 이를 48 바이트씩 8 개의 비동기 전송 모드(ATM) 셀로 분할하여 각각에 비동기 전송 모드 셀 헤더(15)를 붙여 상기 시퀀셜 액세스 램(21)에 전송하여 지속적인 데이터의 공급이 이루어지도록 함을 원리로 한다.
본 발명에 의하면 비동기 전송 모드(ATM) 전송방식을 사용함에 따라 버스티한 특성을 갖게되는 엠펙2티에스(MPEG2-TS) 데이터를 연속적(Continuous)인 엠펙2티에스(MPEG2-TS) 데이터 스트림으로 변환함으로써 비동기 전송 모드(ATM) 전송모드를 사용할 경우에 데이터의 버스티(Bursty)한 특성 때문에 발생하는 전송률상의 오류를 방지할 수 있고, 용량이 적은 메모리를 사용함으로써 구현상의 비용을 절감할 수 있는 매우 획기적인 효과가 있다.

Description

엠펙2티에스 데이터 인터페이스 제어장치
본 발명은 엠펙2티에스(MPEG2-TS : Motion Picture Expert Group 2 - Transport Stream)용 데이터의 인터페이스를 안정적으로 제어하기 위한 장치에 관한 것이다.
일반적으로 한국형 대화형 공동체 안테나 텔레비젼(I-CATV : Interactive- Community or Communication Antenna Television or Cable Television)은 복합 섬유 코액스(HFC : Hybrid Fiber Coax) 네트워크를 이용하여 고유의 요구영상(VOD : Video on Demand) 서비스를 제공할 뿐만 아니라, 다른 네트워크들 간의 호환성을 높이고 연동이 가능케 하기 위한 목적으로 엠펙2티에스(MPEG2-TS) 데이터를 비동기 전송 모드(ATM : Asynchronous Transfer Mode)라는 전송 방식을 기반으로 전송하는 방식을 사용하고 있다. 여기서 엠펙2(MPEG2)는 비디오 압축 기술의 일종이며, 엠펙2티에스(MPEG2-TS) 데이터는 디코딩될 때 정확한 전송률(전송비트수/초(sec)), 즉 엠펙2티에스(MPEG2-TS) 디코더에 입력되는 데이터의 수가 1 초 단위로 나눌 때 전송되는 비트 수를 정확히 유지시켜 주어야 디코딩을 제대로 하여 동작의 연속성을 유지시킬 수 있으며, 클럭의 지터(JITTER)에도 민감하게 반응을 한다.
종래의 엠펙2(MPEG2) 데이터의 전송 시스템에 있어서는 다른 전송방식 없이 네트워크에서 시스템 버스에 엠펙2티에스(MPEG2-TS) 형태 그대로 전송하고 있었으며, 아직까지는 국내의 복합 섬유 코액스(HFC : Hybrid Fiber Coax) 네트워크 상에서 비동기 전송 모드(ATM) 전송방식을 이용한 엠펙2티에스(MPEG2-TS) 전송을 구현한 사례는 없다.
그런데, 상기 종래의 엠펙2(MPEG2) 데이터의 전송 방식에 있어서는 엠펙2티에스(MPEG2-TS) 형태 그대로 전송하고 있기 때문에 피상적인 전송률(Transfer Ratio)상의 문제가 발생되지는 않지만, 상기 비동기 전송 모드(ATM) 전송방식을 사용하여 엠펙2티에스(MPEG2-TS) 데이터를 전송할 경우에 비동기 전송 모드(ATM)의 버스티(Bursty)한 특성 때문에 엠펙2티에스(MPEG2-TS) 데이터 자체도 버스티한 특성을 갖게 되어서, 예를 들어 같은 5 Mbps의 속도라도 적은 양의 데이터가 지속적으로 전송되는 것이 아니라 큰 양의 데이터가 간헐적으로 전송되는 현상을 발생시키므로 화면상에서 동작의 연속성을 유지시키지 못하게 되며, 또한 예를 들어 5 Mbps의 속도로 서비스할 경우에 1 초 또는 1/2 초 해당 분의 메모리를 요하므로 5 M바이트 또는 2.5 M바이트의 비교적 큰 메모리가 필요하다는 문제점이 있었다.
본 발명은 상기 문제점을 해소하기 위하여 안출된 것으로서, 비동기 전송 모드(ATM)를 사용할 경우에 비동기 전송 모드(ATM) 데이터의 버스티(Bursty)한 특성 때문에 발생하는 엠펙2티에스(MPEG2-TS) 데이터의 전송률상의 오류 및 클럭의 지터를 방지할 수 있고, 메모리도 적게 사용할 수 있는 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치를 제공하고자 하는 것이다.
도 1은 본 발명의 비동기 전송 모드(ATM : Asynchronous Transfer Mode)를 이용한 엠펙2티에스(MPEG2-TS)의 전송 데이터 포맷의 구성도
도 2는 본 발명의 제어장치의 블럭도
＜도면의 주요부분에 대한 부호의 설명＞
11 : 엠펙2(MPEG2) 전송 패킷(Transport Packet)
12 : 트레일러(Trailer)
13 : 비동기 전송 모드(ATM) 셀 포맷(Cell Format)
14 : 비동기 전송 모드(ATM) 셀(Cell)
15 : 비동기 전송 모드(ATM) 셀 헤더(Header)
21 : 시퀀셜 액세스 램(SARAM : Sequential Access Random Access Memory)
22 : 피포(FIFO : First In First Out) 메모리(Memory)
31 : 데이터 버스(Data Bus) 변환회로
32 : 시퀀셜 액세스 제어회로
33 : 클럭(Clock) 분주회로
34 : 엠펙2티에스(MPEG2-TS) 바이트 카운트(Byte Count)회로
35 : 데이터 버스 변환 제어 및 피포(FIFO) 메모리 라이트(Write) 제어회로
36 : 피포(FIFO) 메모리 리드(Read) 및 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어회로
37 : 피포(FIFO) 메모리 오버플로우(Overflow) 제어회로
38 : 피포(FIFO) 메모리 타임아웃(Timeout) 제어회로
39 : 피포(FIFO) 메모리 임계치(Threshold Value) 제어회로
상기 과제를 달성하기 위하여 본 발명은 기본적으로 시퀀셜 액세스 램(21) 및 피포 메모리(22) 사이에 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치를 설치하고, 종래의 엠펙2티에스(MPEG2-TS) 데이터 2 개를 합한 후 트레일러를 붙여 384 바이트로 만든 다음 이를 48 바이트씩 8 개의 비동기 전송 모드(ATM) 셀로 분할하여 각각에 비동기 전송 모드 셀 헤더(15)를 붙여 상기 시퀀셜 액세스 램(21)에 전송하여 지속적인 데이터의 공급이 이루어지도록 함을 원리로 한다.
본 발명에 의하여 비동기 전송 모드(ATM) 전송 방식을 사용하여 엠펙2티에스(MPEG2-TS) 데이터를 전송하기 위해서는 먼저 도 1의 구성도에 도시된 바와 같이 188 바이트 길이를 갖는 엠펙2 전송 패킷(11) 2개를 합하여 376 바이트 길이로 만든 다음 여기에 8바이트의 트레일러(12)를 덧붙여서 384 바이트로 만들고, 이것을 48바이트씩 8개의 비동기 전송 모드 셀(14)로 쪼개어(48 × 8 = 384) 각각에 5 바이트의 비동기 전송 모드 셀 헤더(15)를 붙여 길이 53 바이트의 비동기 전송 모드 셀 포맷(13) 8개를 만든다. 상기 비동기 전송 모드 셀 포맷(13)들은 수신단에서 다시 길이 376 바이트인 2 개의 엠펙2티에스(MPEG2-TS) 데이터 포맷으로 복원되어 시퀀셜 액세스 램(Sequential Access RAM)에 저장한다.
한편, 상기 본 발명의 엠펙2티에스(MPEG2-TS) 인터페이스 제어장치는 도 2의 블럭도에 도시된 바와 같이 시퀀셜 액세스 램(21), 피포 메모리(22), 데이터 버스 변환회로(31), 시퀀셜 액세스 제어회로(32), 클럭 분주회로(33), 엠펙2티에스 바이트 카운트회로(34), 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35), 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36), 피포 메모리 오버플로우 제어회로(37), 피포 메모리 타임아웃 제어회로(38) 및 피포 메모리 임계치 제어회로(39)로 구성된다.
상기 시퀀셜 액세스 램(21)은 32 비트의 데이터 버스를 가지며, 데이터는 상기 32 비트 데이터 버스를 8 비트의 데이터 버스로 변환하는 데이터 버스 변환회로(31)를 거쳐 8 비트 단위로 피포 메모리(22)에 입력된다.
상기 피포 메모리(22)는 32 K바이트의 데이터 사이즈를 가지며, Sync를 포함한 9 비트 단위의 엠펙2티에스(MPEG2-TS) 데이터를 입력으로 받아서, 미도시된 엠펙2티에스(MPEG2-TS) 디코더에 8 비트 단위로 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스한다.
상기 데이터 버스 변환회로(31)는 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)로부터 32 비트 데이터를 래치하기 위한 Latch_Ena 및 8 비트 단위로 데이터를 상기 피포 메모리(22)에 인터페이스하기 위한 4 비트의 Data_OE 제어신호를 받는다.
상기 시퀀셜 액세스 제어회로(32)는 상기 시퀀셜 액세스 램(21) 내의 복원된 엠펙2티에스(MPEG2-TS) 데이터를 순차적으로 읽어내기 위한 제어신호를 발생하는 회로이다. 상기 시퀀셜 액세스 제어회로(32)는 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)로부터 상기 시퀀셜 액세스 램(21) 인에이블 신호인 Seq_CE 및 전체적인 타이밍을 제어하는 신호인 4 비트의 Decode_Addr 제어신호를 받는다. 또한 회로 전체를 관장하는 CPU로부터 상기 시퀀셜 액세스 램(21)의 시작 번지를 지정하는 CPU_Seq_Start_Addr1 제어신호를 입력으로 받으며, 마스터 클럭인 Clk 신호 및 초기화를 위한 Reset 신호를 입력으로 받는다. 출력으로는 상기 시퀀셜 액세스 램(21) 내부의 어드레스 카운터를 인에이블 하기 위한 Seq_Count_Ena 제어신호, 상기 시퀀셜 액세스 램(21)의 시작 번지를 내부적으로 셋팅하기 위한 제어신호인 Seq_Start_Addr1 및 Seq_Start_Addr2 제어신호를 출력하며, 어드레스 카운터의 증가를 위한 클럭신호인 Seq_Clk을 출력한다. 또한 상기 피포 메모리(22)에 인터페이스된 엠펙2티에스(MPEG2-TS) 데이터의 수를 376 바이트 단위로 카운트하기 위한 제어신호인 Fast_Seq_Clk 신호를 엠펙2티에스 바이트 카운트회로(34)로 출력한다.
상기 클럭 분주회로(33)는 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 장치회로 상에서 사용하는 클럭들을 분주하여 분배하는 회로이다. 상기 클럭 분주회로(33)는 Clk 신호를 입력으로 받아 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)에 2 분주된 클럭신호인 Clk/2 신호를 인터페이스하며, 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36)에 8 분주된 Clk/8 신호를 인터페이스한다. 그리고 피포 메모리 타임아웃 제어회로(38)에 TimeOut_Clk 을 인터페이스한다.
상기 엠펙2티에스 바이트 카운트회로(34)는 피포 메모리(22)에 인터페이스된 엠펙2티에스(MPEG2-TS) 데이터의 수를 376 바이트까지 카운트하기 위한 제어회로이다. 상기 엠펙2티에스 바이트 카운트회로(34)는 시퀀셜 액세스 제어회로(32)로부터 카운트 클럭 신호인 Fast_Seq_Clk 신호, 376 바이트의 엠펙2티에스(MPEG2-TS) 데이터가 수신되었음을 알리는 CPU가 제어하는 MPEG_Intr_Ena 신호, 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)로부터 카운트의 구간을 설정하는 카운트 윈도우 제어신호인 Clk_Win 제어신호를 입력으로 받으며, 매 376 바이트의 엠펙2티에스(MPEG2-TS) 데이터를 피포 메모리(22)에 인터페이스할 때마다 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)로 카운트 아웃이 되었음을 알리는 Byte_CountOut 신호를 출력한다.
상기 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)는 상기 데이터 버스 변환회로(31) 내부의 래치(Latch) 제어 및 상기 피포 메모리(22)에 엠펙2티에스(MPEG2-TS) 데이터를 라이트하는데 필요한 제어신호를 발생하는 회로이다. 상기 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)는 초기화를 위한 리셋신호, 전체적인 타이밍을 제어하는 타이밍 제어 카운터 및 어드레스 디코더의 클럭으로 사용하는 Clk/2 신호, 타이밍 제어 카운터의 카운트 시작을 알리는 CPU가 제어하는 MPEG_Intr_Ena 신호, 상기 엠펙2티에스 바이트 카운트회로(34)가 매 376 바이트의 엠펙2티에스(MPEG2-TS) 데이터를 상기 피포 메모리(22)에 인터페이스할 때마다 발생시키는 Byte_CountOut 신호, 상기 피포 메모리(22)가 풀(Full) 상태일 때 상기 피포 메모리(22)에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하는 것을 방지하기 위한 피포 메모리 오버플로우 제어회로(37)로부터 발생되는 상기 피포 메모리(22)가 거의 풀(Full) 상태임을 알리는 Clk_Disable 신호를 입력으로 받는다. 상기 입력들에 의하여 이 회로는 상기 데이터 버스 변환회로(31)에서 32 비트의 엠펙2티에스(MPEG2-TS) 데이터를 래치할 수 있도록 하는 Latch_Ena 신호, 상기 데이터 버스 변환회로(31)에서 8 비트의 엠펙2티에스(MPEG2-TS) 데이터를 상기 피포 메모리(22)에 인터페이스하도록 제어하는 Data_OE 신호, 상기 피포 메모리(22)에 8 비트의 엠펙2티에스(MPEG2-TS) 데이터를 라이트하는 것을 제어하기 위한 FIFO_W_Ena 및 FIFO_W_Clk 신호, 상기 엠펙2티에스 바이트 카운트회로(34)의 카운트의 구간을 설정하는 카운트 윈도우 제어신호인 Clk_Win 제어신호, 상기 시퀀셜 액세스 제어회로(32)에서 상기 시퀀셜 액세스 램(21)의 인에이블을 제어하는 Seq_CE 신호, 상기 시퀀셜 액세스 제어회로(32)의 타이밍 및 피포 메모리 오버플로우 제어회로(37)의 Clk_Disable 신호 발생 타이밍을 제어하는 신호인 4 비트의 Decode_Addr 제어신호를 출력한다.
상기 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36)는 상기 피포 메모리(22)로부터의 엠펙2티에스(MPEG2-TS) 데이터 리드 및 미도시된 엠펙2티에스(MPEG2-TS) 디코더에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하기 위한 여러 가지 제어신호를 발생하는 회로이다. 상기 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36)는 초기화를 위한 리셋신호, 엠펙2티에스(MPEG2-TS) 데이터를 5 Mbps의 속도로 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하기 위한 제어 클럭인 Clk 및 Clk/8 신호, MPEG2_TS_Ena 신호를 제어하기 위하여 상기 피포 메모리(22)가 비어 있음을 알리는 FIFO_EF 플래그 신호, 엠펙2티에스(MPEG2-TS) 데이터를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스할 때 스타트 순간을 잡기 위해 상기 피포 메모리(22)의 임계치를 알려주는 MPEG_Ena_Trig 신호를 입력으로 받는다. 상기 입력들에 의하여 상기 피포 메모리(22)로부터 8 비트의 엠펙2티에스(MPEG2-TS) 데이터를 리드하는 것을 제어하기 위한 FIFO_OE 및 FIFO_R_Clk 신호, 엠펙2티에스(MPEG2-TS) 데이터를 5 Mbps의 일정한 전송률의 속도로 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하기 위한 MPEG2-TS_Ena 및 MPEG2-TS_Clk 신호를 출력한다.
상기 피포 메모리 오버플로우 제어회로(37)는 32 K바이트 사이즈를 갖는 상기 피포 메모리(22)가 가득(FULL)찰 경우에 라이트되는 엠펙2티에스(MPEG2-TS)의 손실을 방지하기 위한 회로이다. 상기 피포 메모리 오버플로우 제어회로(37)는 상기 피포 메모리(22) 내의 엠펙2티에스(MPEG2-TS) 데이터가 (32K-7) 개 정도 찰 경우 발생되는 FIFO_AF 신호 및 Clk_Disable 신호 발생 타이밍을 제어하기 위하여 전체적인 타이밍을 제어하는 신호인 4 비트의 Decode_Addr 제어신호를 입력으로 받으며, 상기 피포 메모리(22)에 엠펙2티에스(MPEG2-TS) 데이터의 라이트를 일시 중지시키는 Clk_Disable 신호를 출력한다.
상기 피포 메모리 타임아웃 제어회로(38)는 상기 피포 메모리(22)가 미리 설정된 특정시간, 예를 들면 약 819.2 us 시간동안 엠프티(Empty) 상태를 유지하면 엠펙2티에스(MPEG2-TS) 디코더에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하는 것을 중지시키며, 동시에 피포 메모리 임계치 제어회로(39)의 현 상태값을 초기화한다. 상기 피포 메모리 타임아웃 제어회로(38)는 상기 데이터 버스 변환회로(31)에서 발생되어 상기 피포 메모리(22)에 저장된 엠펙2티에스(MPEG2-TS)의 Sync 타이밍을 나타내는 MPEG_Sync_Data 신호, 초기화를 위한 Reset 신호, 상기 피포 메모리(22)가 엠프티(Empty)임을 알리는 FIFO_EF 신호, 타임아웃 카운터를 카운트하기 위한 TimeOut_Clk 신호를 입력으로 받으며, 타임아웃이 되었음을 알리는 TimeOut 신호를 피포 메모리 임계치 제어회로(39)로 출력한다.
상기 피포 메모리 임계치 제어회로(39)는 엠펙2티에스(MPEG2-TS) 데이터를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하고자 할 때의 스타트 순간을 제어하기 위한 기능을 한다. 상기 피포 메모리 임계치 제어회로(39)는 초기화를 위한 Reset 신호, 임계치 제어 카운터를 클리어하기 위해 상기 피포 메모리(22)의 엠프티(Empty) 상태를 나타내는 TimeOut 신호, 376 바이트의 엠펙2티에스(MPEG2-TS) 데이터가 수신되었음을 알리는 CPU가 제어하는 MPEG_Intr_Ena 신호를 입력으로 받으며, 엠펙2티에스(MPEG2-TS) 데이터를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하고자 할 때의 스타트 순간을 제어하기 위하여 상기 피포 메모리(22)의 임계치를 알려주는 MPEG_Ena_Trig 신호를 출력한다.
따라서 본 발명에 의하면 비동기 전송 모드(ATM) 전송방식을 사용함에 따라 버스티한 특성을 갖게되는 엠펙2티에스(MPEG2-TS) 데이터를 연속적(Continuous)인 엠펙2티에스(MPEG2-TS) 데이터 스트림으로 변환함으로써 비동기 전송 모드(ATM) 전송모드를 사용할 경우에 데이터의 버스티(Bursty)한 특성 때문에 발생하는 전송률상의 오류를 방지할 수 있고, 용량이 적은 메모리를 사용함으로써 구현상의 비용을 절감할 수 있는 매우 획기적인 효과가 있다.

Claims (2)

  1. 엠펙2티에스(MPEG2-TS)용 데이터의 인터페이스를 제어하기 위한 장치에 있어서, 32 비트의 데이터 버스를 가지는 시퀀셜 액세스 램(21), 32 K바이트의 데이터 사이즈를 가지는 피포 메모리(22), 32 비트 데이터 버스를 8 비트의 데이터 버스로 변환하는 데이터 버스 변환회로(31), 상기 시퀀셜 액세스 램(21) 내의 복원된 엠펙2티에스(MPEG2-TS) 데이터를 순차적으로 읽어내기 위한 제어신호를 발생시키는 시퀀셜 액세스 제어회로(32), 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 장치 회로상에서 사용하는 클럭들을 분주하여 분배하는 클럭 분주회로(33), 상기 피포 메모리(22)에 인터페이스된 엠펙2티에스(MPEG2-TS) 데이터의 수를 376 바이트까지 카운트하기 위한 엠펙2티에스 바이트 카운트회로(34), 상기 데이터 버스 변환회로(31) 내부의 래치(Latch) 제어 및 상기 피포 메모리(22)에 엠펙2티에스(MPEG2-TS) 데이터를 라이트하는데 필요한 제어신호를 발생시키는 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35), 상기 피포 메모리(22)로부터의 엠펙2티에스(MPEG2-TS) 데이터 리드 및 엠펙2티에스(MPEG2-TS) 디코더에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하기 위한 제어신호를 발생시키는 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36), 상기 피포 메모리(22)가 가득(Full)찰 경우에 라이트되는 엠펙2티에스(MPEG2-TS)의 손실을 방지하기 위한 피포 메모리 오버플로우 제어회로(37), 상기 피포 메모리(22)가 미리 설정된 특정 시간 동안 엠프티(Empty) 상태를 유지하면 엠펙2티에스(MPEG2-TS) 디코더에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하는 것을 중지시키며, 동시에 피포 메모리 임계치 제어회로(39)의 현재 상태값을 초기화하는 피포 메모리 타임아웃 제어회로(38) 및 엠펙2티에스(MPEG2-TS) 데이터를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하고자 할 때의 스타트 순간을 제어하는 피포 메모리 임계치 제어회로(39)로 구성됨을 특징으로 하는 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치
  2. 상기 제 1 항에 있어서, 상기 시퀀셜 액세스 램(21)은 데이터 버스 변환회로(31)를 거쳐 피포 메모리(22)에 데이터를 전달하고, 상기 피포 메모리(22)는 엠펙2티에스(MPEG2-TS) 데이터를 입력받아 이를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하며, 상기 데이터 버스 변환회로(31)는 Latch_Ena 및 Data_OE 제어신호를 입력받고, 상기 시퀀셜 액세스 제어회로(32)는 Seq_CE, Decode_Addr, CPU_Seq_Start_Addr1, Clk 신호 및 Reset 신호를 입력으로 받아 Seq_Count_Ena, Seq_Start_Addr1, Seq_Start_Addr2, Seq_Clk 및 Fast_Seq_Clk 신호를 출력하며, 상기 클럭 분주회로(33)는 Clk 신호를 입력받아 Clk/2, Clk/8 및 TimeOut_Clk을 출력하고, 상기 엠펙2티에스 바이트 카운트회로(34)는 Fast_Seq_Clk 신호, MPEG_Intr_Ena 신호, Clk_Win 제어신호를 입력받아 Byte_CountOut 신호를 출력하며, 상기 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)는 리셋신호, Clk/2 신호, MPEG_Intr_Ena 신호, Byte_CountOut 신호, Clk_Disable 신호를 입력받아 Latch_Ena 신호, Data_OE 신호, FIFO_W_Ena 및 FIFO_W_Clk 신호, Clk_Win 제어신호, Seq_CE 신호, Decode_Addr 제어신호를 출력하고, 상기 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36)는 리셋신호, Clk 및 Clk/8 신호, FIFO_EF 플래그 신호, MPEG_Ena_Trig 신호를 입력받아 FIFO_OE 및 FIFO_R_Clk 신호, MPEG2-TS_Ena 및 MPEG2-TS_Clk 신호를 출력하며, 상기 피포 메모리 오버플로우 제어회로(37)는 FIFO_AF 신호 및 Decode_Addr 제어신호를 입력받아 Clk_Disable 신호를 출력하고, 상기 피포 메모리 타임아웃 제어회로(38)는 MPEG_Sync_Data 신호, Reset 신호, FIFO_EF 신호, TimeOut_Clk 신호를 입력받아 TimeOut 신호를 출력하며, 상기 피포 메모리 임계치 제어회로(39)는 Reset 신호, TimeOut 신호, MPEG_Intr_Ena 신호를 입력받아 MPEG_Ena_Trig 신호를 출력하도록 구성됨을 특징으로 하는 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치
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