KR100244275B1 - Metal silicide form method of semiconductor device - Google Patents

Metal silicide form method of semiconductor device Download PDF

Info

Publication number
KR100244275B1
KR100244275B1 KR1019970026699A KR19970026699A KR100244275B1 KR 100244275 B1 KR100244275 B1 KR 100244275B1 KR 1019970026699 A KR1019970026699 A KR 1019970026699A KR 19970026699 A KR19970026699 A KR 19970026699A KR 100244275 B1 KR100244275 B1 KR 100244275B1
Authority
KR
South Korea
Prior art keywords
silicon substrate
metal silicide
titanium
forming
semiconductor device
Prior art date
Application number
KR1019970026699A
Other languages
Korean (ko)
Other versions
KR19990002943A (en
Inventor
박지수
변정수
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970026699A priority Critical patent/KR100244275B1/en
Publication of KR19990002943A publication Critical patent/KR19990002943A/en
Application granted granted Critical
Publication of KR100244275B1 publication Critical patent/KR100244275B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

본 발명은 비저항이 낮은 금속실리사이드를 용이하게 형성할 수 있도록 한 반도체 소자의 금속실리사이드의 형성방법에 관한 것으로서, 실리콘 기판과 금속과의 계면에 실리사이드를 형성하는 반도체 소자의 금속실리사이드 형성방법에 있어서, 상기 실리콘 기판의 포함한 전면에 금속층을 형성하는 단계와, 상기 금속층이 형성된 실리콘 기판에 제 1 열처리를 제 1, 제 2 스텝으로 실시하여 비정질 금속실리사이드를 형성하는 단계와, 그리고 상기 실리콘 기판의 전면에 제 2 열처리로 상기 비정질 금속실리사이드를 상전이하여 금속실리사이드를 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method for forming a metal silicide of a semiconductor device which can easily form a metal silicide having a low specific resistance, the method of forming a metal silicide of a semiconductor device in which silicide is formed at an interface between a silicon substrate and a metal. Forming a metal layer on the entire surface including the silicon substrate, performing a first heat treatment on the silicon substrate on which the metal layer is formed in the first and second steps to form amorphous metal silicide, and on the front surface of the silicon substrate Forming a metal silicide by phase-transferring the amorphous metal silicide by a second heat treatment.

Description

반도체 소자의 금속실리사이드 형성방법Metal silicide forming method of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 좁은 라인에서도 낮은 저항을 갖는 반도체 소자의 금속실리사이드 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal silicide of a semiconductor device having a low resistance even in a narrow line.

일반적으로 반도체 소자의 디자인 룰(Design Rule)이 엄격해지고 감소할수록 접합의 면저항(Sheeet Resistance) 및 금속과 반도체의 접촉 저항(Contact Resistance)으로 구성된 소자의 기생 저항(Parastic Resistance)이 소자의 안정적인 동작에 큰 영향을 준다.In general, as the design rule of a semiconductor device becomes stricter and decreases, the parasitic resistance of the device, which is composed of the sheet resistance of the junction and the contact resistance of the metal and the semiconductor, is dependent on the stable operation of the device. It has a big impact.

이러한 기생저항을 감소시키기 위한 기술로서 살리사이드(Self-aligned silicide) 기술에 대한 연구가 활발히 진행되어 왔으며, 내화성 금속 실리사이드(Refractory Metal Silicide)중에서 티타늄 실리사이드(Ti Silicide)는 비저항이 낮고, 공정이 안정적이므로 살리사이드(Salicide) 기술에 가장 널리 이용되고 있다.Self-aligned silicide technology has been actively studied as a technology to reduce the parasitic resistance. Among the refractory metal silicides, titanium silicide has a low resistivity and a stable process. Therefore, it is most widely used in salicide technology.

도 1a 내지 도 1d는 일반적인 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도이다.1A through 1D are cross-sectional views illustrating a method of forming a metal silicide of a general semiconductor device.

도 1a에 도시한 바와같이 필드 영역과 액티브 영역으로 정의된 실리콘 기판(1)의 필드 영역에 필드 산화막(2)을 형성하고, 상기 액티브 영역의 소정부분에 게이트 절연막(3) 및 게이트 전극(4)을 형성한다.As shown in FIG. 1A, a field oxide film 2 is formed in a field region of a silicon substrate 1 defined as a field region and an active region, and a gate insulating film 3 and a gate electrode 4 are formed in a predetermined portion of the active region. ).

이어, 상기 게이트 전극(4)을 포함한 실리콘 기판(1)의 전면에 절연막을 형성한후, 에치백 공정을 실시하여 상기 게이트 전극(4)의 양측면에 절연막 측벽(5)을 형성한다.Subsequently, an insulating film is formed on the entire surface of the silicon substrate 1 including the gate electrode 4, and then an etch back process is performed to form insulating film sidewalls 5 on both sides of the gate electrode 4.

그리고 상기 절연막 측벽(5) 및 게이트 전극(4)을 마스크로하여 상기 실리콘 기판(1)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(4) 양측의 실리콘 기판(1)의 표면내에 소오스/드레인 불순물 영역(6)을 형성한다.In addition, source / drain impurity ions are implanted into the entire surface of the silicon substrate 1 by using the insulating film sidewall 5 and the gate electrode 4 as a mask, so that the surface of the silicon substrate 1 on both sides of the gate electrode 4 is formed. The source / drain impurity region 6 is formed in the inside.

도 1b에 도시한 바와같이 상기 게이트 전극(4)을 포함한 실리콘 기판(1)의 전면에 티타늄막(7)을 증착한다.As shown in FIG. 1B, a titanium film 7 is deposited on the entire surface of the silicon substrate 1 including the gate electrode 4.

도 1c에 도시한 바와같이 상기 티타늄막(7)이 형성된 실리콘 기판(1)에 RTP(Rapid Thermal Processing)처리로 제 1 차 열처리를 실시하여 상기 실리콘 기판(1)과 게이트 전극(4)의 계면에서 비저항이 높은 티타늄 살리사이드(7a)를 형성한다.As shown in FIG. 1C, a first thermal treatment is performed on a silicon substrate 1 on which the titanium film 7 is formed by a rapid thermal processing (RTP) process to interface an interface between the silicon substrate 1 and the gate electrode 4. Forms a high specific resistance titanium salicide (7a).

이어, 상기 실리콘 기판(1) 및 게이트 전극(4)과 반응하지 않는 티타늄막(7)을 제거한다.Next, the titanium film 7 which does not react with the silicon substrate 1 and the gate electrode 4 is removed.

도 1d에 도시한 바와같이 상기 비저항이 높은 티타늄 살리사이드(7a)를 포함한 실리콘 기판(1)에 제 2 차 열처리를 실시하여 비저항이 낮은 티타늄 살리사이드(7b)를 형성한다.As shown in FIG. 1D, a second heat treatment is performed on the silicon substrate 1 including the titanium salicide 7a having a high resistivity to form titanium salicide 7b having a low resistivity.

그러나 상기의 결과에서 형성된 비저항이 낮은 티타늄 실리사이드(7b)의 가장 큰 단점은 라인(Line)의 폭이 감소하면서 면저항이 크게 증가(참고문헌 Jerome B.Laskey,J.S.Nakos,O.J.Chan,and P.J.Geiss,IEEE Trans.Electron Devices,38,262 (1991))하고, 이러한 현상은 라인의 폭이 좁아지면서 저항이 높은 티타늄 살리사이드(7a)가 저항이 낮은 티타늄 살리사이드(7b)로의 상전이를 위한 불순물 밀도가 감소하기 때문에 그 만큼 상전이가 어려운 것으로 알려져 있다(참고문헌 T.Ohguro,S.Nakamura,M.Koike,T.Morimoto,A.Nishiyama,Y.Ushiku,T.Yoshitomi,M.Ono,M.Saito,and H.Iwai,IEEE Trans.Electron Devices,41,2305(1994)).However, the biggest disadvantage of the low resistivity titanium silicide (7b) formed in the above results is that the sheet resistance decreases significantly as the width of the line decreases (Ref. Jerome B. Laskey, JSNakos, OJ Chan, and PJ Geiss, IEEE Trans.Electron Devices, 38,262 (1991)), and this phenomenon narrows the line width and reduces the impurity density for phase transition from the high-resistance titanium salicide (7a) to the low-resistance titanium salicide (7b). Therefore, it is known that phase transition is difficult (Ref. T.Ohguro, S. Nakamura, M. Koike, T. Morimoto, A. Nishiyama, Y. Ushiku, T. Yoshitomi, M. Ono, M. Saito, and H). Iwai, IEEE Trans. Electron Devices, 41, 2305 (1994).

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속실리사이드 형성방법을 설명하면 다음과 같다.Hereinafter, a metal silicide forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.

종래는 일반적인 티타늄 살리사이드의 문제점을 극복하고 서브마이크론(Submicron) 소자에 성공적인 살리사이드 공정을 적용하기 위해 여러 가지 기술이 시도되었는데, 가장 대표적인 것이 PAI(Preamorphization Implantation)과 HTS(High Temperature Sputtering) 등의 기술을 시도했다.In the past, various techniques have been tried to overcome the problems of general titanium salicide and to apply a successful salicide process to a submicron device. The most representative ones are preamorphization implantation (PAI) and high temperature sputtering (HTS). Tried the technique.

먼저, 도 2a 내지 도 2d는 PAI를 이용한 종래의 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도이다.First, FIGS. 2A to 2D are cross-sectional views illustrating a method of forming a metal silicide of a conventional semiconductor device using PAI.

도 2a에 도시한 바와같이 필드 영역과 액티브 영역으로 정의된 실리콘 기판(11)의 필드 영역에 필드 산화막(12)을 형성하고, 상기 액티브 영역의 소정부분에 게이트 절연막(13) 및 게이트 전극(14)을 형성한다.As shown in FIG. 2A, a field oxide film 12 is formed in the field region of the silicon substrate 11 defined as the field region and the active region, and the gate insulating layer 13 and the gate electrode 14 are formed in a predetermined portion of the active region. ).

이어, 상기 게이트 전극(14)을 포함한 실리콘 기판(11)의 전면에 절연막을 형성한후, 에치백 공정을 실시하여 상기 게이트 전극(14)의 양측면에 절연막 측벽(15)을 형성한다.Subsequently, an insulating film is formed on the entire surface of the silicon substrate 11 including the gate electrode 14, and then an etch back process is performed to form insulating film sidewalls 15 on both sides of the gate electrode 14.

그리고 상기 절연막 측벽(15) 및 게이트 전극(14)을 마스크로하여 상기 실리콘 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 실리콘 기판(11) 표면내에 소오스/드레인 불순물 영역(16)을 형성한다.Source / drain impurity ions are implanted into the entire surface of the silicon substrate 11 using the insulating film sidewalls 15 and the gate electrode 14 as masks, and thus, inside the surface of the silicon substrate 11 on both sides of the gate electrode 14. The source / drain impurity region 16 is formed.

이어, 상기 상기 게이트 전극(14)을 포함한 실리콘 기판(11)의 전면에 비소(As), 실리콘(Si), 게르마늄(Ge), 아르곤(Ar) 등을 이온주입하여 상기 실리콘 기판(11)과 게이트 전극(14)의 표면을 비정질화한다.Subsequently, arsenic (As), silicon (Si), germanium (Ge), argon (Ar), and the like are ion-implanted on the entire surface of the silicon substrate 11 including the gate electrode 14 and the silicon substrate 11. The surface of the gate electrode 14 is amorphous.

도 2b에 도시한 바와같이 표면이 비정질화된 상기 게이트 전극(14)을 포함한 실리콘 기판(11)의 전면에 티타늄막(17)을 증착한다.As shown in FIG. 2B, a titanium film 17 is deposited on the entire surface of the silicon substrate 11 including the gate electrode 14 having an amorphous surface.

도 2c에 도시한 바와같이 상기 티타늄막(17)이 형성된 실리콘 기판(11)에 RTP(Rapid Thermal Processing)처리로 제 1 차 열처리를 실시하여 상기 실리콘 기판(11)과 게이트 전극(14)의 계면에서 비저항이 높은 티타늄 살리사이드(17a)를 형성한다.As shown in FIG. 2C, the silicon substrate 11 having the titanium film 17 formed thereon is subjected to a first heat treatment by RTP (Rapid Thermal Processing) to interface between the silicon substrate 11 and the gate electrode 14. Forms a high resistivity titanium salicide (17a).

이어, 상기 실리콘 기판(11) 및 게이트 전극(14)과 반응하지 않는 티타늄막(17)을 제거한다.Next, the titanium film 17 that does not react with the silicon substrate 11 and the gate electrode 14 is removed.

도 2d에 도시한 바와같이 상기 비저항이 높은 티타늄 살리사이드(17a)를 포함한 실리콘 기판(11)에 제 2 차 열처리를 실시하여 비저항이 낮은 티타늄 살리사이드(17b)를 형성한다.As shown in FIG. 2D, a second heat treatment is performed on the silicon substrate 11 including the titanium salicide 17a having a high resistivity to form titanium salicide 17b having a low resistivity.

상기 PAI의 기술에 의해 형성된 티타늄 살리사이드는 저항이 높은 티타늄 살리사이드(17a)의 그레인 사이즈(Grain Size)가 작기 때문에 비저항이 높은 티타늄 살리사이드(17a)에서 비저항이 낮은 티타늄 살리사이드(17b)로의 상전이를 위한 불순물 농도가 높다.The titanium salicide formed by the PAI technique has a small grain size of the high-resistance titanium salicide 17a, and thus the titanium salicide 17a having a high resistivity is converted to a titanium salicide 17b having a low specific resistance. High impurity concentration for phase transition.

따라서 0.1㎛의 좁은 라인 폭에서도 면저항의 증가가 없는 안정적인 티타늄 살리사이드를 형성 할 수 있다(참고문헌 J.A.Kittle,Q.Hong,M.Rodder,D.A.Prinslow and G.R.Misium,VLSI Tech.Dig.,14(1996)).Therefore, it is possible to form a stable titanium salicide without increasing the sheet resistance even in the narrow line width of 0.1 ㎛ (Ref. JAKittle, Q.Hong, M. Rodder, Daprinslow and GRMisium, VLSI Tech.Dig., 14 ( 1996).

그러나 상기 실리콘 기판(11)의 전면에 비소(As), 실리콘(Si), 게르마늄(Ge), 아르곤(Ar) 등을 이온주입하여 상기 실리콘 기판(11)과 게이트 전극(14)의 표면을 비정질화시킬 때 이온주입시 형성된 디펙트(Defect)에 의해 접합 누설(Junction Leakage)이 증가하고, As의 경우 소자 특성에도 영향을 주는 단점이 있다.However, arsenic (As), silicon (Si), germanium (Ge), argon (Ar) and the like are ion-implanted on the entire surface of the silicon substrate 11 to form an amorphous surface of the silicon substrate 11 and the gate electrode 14. Junction increases due to defects formed during ion implantation, and As also affects device characteristics.

도 3a 내지 도 3d는 종래의 HTS를 이용한 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도이다.3A through 3D are cross-sectional views illustrating a method of forming a metal silicide of a semiconductor device using a conventional HTS.

도 3a에 도시한 바와같이 필드 영역과 액티브 영역으로 정의된 실리콘 기판(21)의 필드 영역에 필드 산화막(22)을 형성하고, 상기 액티브 영역의 소정부분에 게이트 절연막(23) 및 게이트 전극(24)을 형성한다.As shown in FIG. 3A, a field oxide film 22 is formed in a field region of a silicon substrate 21 defined as a field region and an active region, and a gate insulating film 23 and a gate electrode 24 are formed in a predetermined portion of the active region. ).

이어, 상기 게이트 전극(24)을 포함한 실리콘 기판(21)의 전면에 절연막을 형성한후, 에치백 공정을 실시하여 상기 게이트 전극(24)의 양측면에 절연막 측벽(25)을 형성한다.Subsequently, an insulating film is formed on the entire surface of the silicon substrate 21 including the gate electrode 24, and then an etch back process is performed to form insulating film sidewalls 25 on both sides of the gate electrode 24.

그리고 상기 절연막 측벽(25) 및 게이트 전극(24)을 마스크로하여 상기 실리콘 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(24) 양측의 실리콘 기판(21) 표면내에 소오스/드레인 불순물 영역(26)을 형성한다.Then, source / drain impurity ions are implanted into the entire surface of the silicon substrate 21 using the insulating film sidewall 25 and the gate electrode 24 as a mask, so that the silicon substrate 21 is formed on both sides of the gate electrode 24. The source / drain impurity region 26 is formed.

도 3b에 도시한 바와같이 상기 게이트 전극(24)을 포함한 실리콘 기판(21)의 전면에 고온(450℃)에서 티타늄막(27)을 증착한다.As shown in FIG. 3B, a titanium film 27 is deposited at a high temperature (450 ° C.) on the entire surface of the silicon substrate 21 including the gate electrode 24.

도 3c에 도시한 바와같이 상기 티타늄막(27)이 형성된 실리콘 기판(21)의 전면에 RTP(Rapid Thermal Processing) 처리로 제 1 차 열처리를 실시하여 상기 실리콘 기판(21)과 게이트 전극(24)의 계면에 비저항이 높은 티타늄 살리사이드(27a)를 형성한다.As shown in FIG. 3C, the silicon substrate 21 and the gate electrode 24 are subjected to a first heat treatment by RTP (Rapid Thermal Processing) on the entire surface of the silicon substrate 21 on which the titanium film 27 is formed. Titanium salicide 27a having a high resistivity is formed at the interface of.

이어, 상기 실리콘 기판(21) 및 게이트 전극(24)과 반응하지 않는 상기 티타늄막(27)을 제거한다.Next, the titanium film 27 that does not react with the silicon substrate 21 and the gate electrode 24 is removed.

도 3d에 도시한 바와같이 상기 비저항이 높은 티타늄 살리사이드(24)를 포함한 실리콘 기판(21)에 제 2 차 열처리를 실시하여 비저항이 낮은 티타늄 살리사이드(27b)를 형성한다.As shown in FIG. 3D, a second heat treatment is performed on the silicon substrate 21 including the titanium salicide 24 having a high resistivity to form titanium salicide 27b having a low resistivity.

상기와 같이 고온에서 티타늄을 증착하면 0.15㎛의 라인에서 저항의 증가없는 안정적인 티타늄 실리사이드를 형성할 수 있다(참고문헌 K.Fujii,K.Kikuta, and T.Kikkawa,VLSI Tech.Dig.,57(1995)).As described above, the deposition of titanium at a high temperature can form a stable titanium silicide without increasing the resistance in a line of 0.15 μm (Ref. K. Fujii, K. Kikuta, and T. Kikkawa, VLSI Tech. Dig., 57 ( 1995)).

종래의 PAI나 HTS 등을 이용한 반도체 소자의 실리사이드 형성방법들이 일반적인 살리사이드 공정보다 우수한 특성을 나타내는 것은 티타늄과 실리콘의 계면에 비정질 티타늄 살리사이드가 형성되어 비저항이 높은 티타늄 실리사이드에서 비저항이 낮은 티타늄 살리사이드로 상전이할 때 좁은 선폭에서 많은 저항을 낮출수 있기 때문으로 알려져 있다(참고문헌 K.Fujii,R.T.Tung,D.J.Eaglesham,and T.Kikkawa,Mat.Res.Soc.Proc.402,83(1996)).Conventional silicide formation methods of semiconductor devices using PAI or HTS exhibit superior characteristics than the typical salicide process because amorphous titanium salicide is formed at the interface between titanium and silicon, and titanium salicide with low specific resistance in titanium silicide having high specific resistance is formed. It is known that it can lower a lot of resistance at a narrow line width when the phase transition is made (Ref. K. Fujii, RTTung, DjEaglesham, and T.Kikkawa, Mat. Res. Soc. Proc. 402, 83 (1996)). .

즉, 비정질 티타늄 살리사이드는 비저항이 높은 티타늄 살리사이드의 비저항을 많이 떨어뜨려 비저항이 낮은 티타늄 살리사이드로의 직접 불순물 소스(Direct Nucleation Source)로 작용함으로서 비저항이 낮은 티타늄 실리사이드로의 불순물 농도를 높여주는 것이다.That is, amorphous titanium salicide lowers the specific resistance of titanium salicide with high resistivity and acts as a direct impurity source to titanium salicide with low resistivity, thereby increasing the impurity concentration of titanium silicide with low resistivity. will be.

따라서 티타늄 실리사이드의 라인 폭이 감소함에 따라 저항이 증가하는 단점을 극복하고 서브마이크론 소자에 성공적으로 티타늄 실리사이드를 적용하기 위해서는 비저항이 낮은 티타늄 실리사이드로의 상전이를 위한 불순물 농도를 높여야 한다.Therefore, in order to overcome the disadvantage of increasing resistance as the line width of titanium silicide decreases and to successfully apply titanium silicide to a submicron device, it is necessary to increase the impurity concentration for phase transition to titanium silicide with low specific resistance.

그러나 이와 같은 종래의 반도체 소자의 금속실리사이드 형성방법에 다음과 같은 문제점이 있었다.However, the conventional method of forming the metal silicide of the semiconductor device has the following problems.

첫째, PAI를 이용한 경우에 불순물을 주입하는 공정이 추가됨으로써 공정이 복잡하다.First, when PAI is used, the process is complicated by the addition of a process of injecting impurities.

둘째, HTS를 이용한 경우에는 티타늄막을 고온에서 증착해야 하기때문의 별도의 증착장비가 필요하다.Second, in the case of using the HTS, a separate deposition equipment is needed because the titanium film must be deposited at a high temperature.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 상전이를 위한 불순물의 농도를 효과적으로 높여줄 수 있는 반도체 소자의 금속실리사이드 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a metal silicide of a semiconductor device capable of effectively increasing the concentration of impurities for phase transition.

도 1a 내지 도 1d는 일반적인 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도1A to 1D are cross-sectional views illustrating a method of forming metal silicide in a general semiconductor device.

도 2a 내지 도 2d는 PAI를 이용한 종래의 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도2A to 2D are cross-sectional views illustrating a method of forming a metal silicide of a conventional semiconductor device using PAI.

도 3a 내지 도 3d는 종래의 HTS를 이용한 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도3A through 3D are cross-sectional views illustrating a method of forming a metal silicide of a semiconductor device using a conventional HTS.

도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도4A through 4D are cross-sectional views illustrating a method of forming a metal silicide of a semiconductor device according to the present invention.

도 5은 일반적인 650℃에서 30초로 1차 열처리한 금속살리사이드와 550~650℃에서 30초로 1차 열처리한 본 발명의 금속살리사이드는 라인 폭에 따른 금속살리사이드의 면저항을 나타낸 도면FIG. 5 is a view illustrating sheet resistance of a metal salicide according to a line width of a metal salicide subjected to a first heat treatment at 650 ° C. for 30 seconds and a first heat treatment at 550 to 650 ° C. for 30 seconds.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31 : 실리콘 기판 32 : 필드 산화막31 silicon substrate 32 field oxide film

33 : 게이트 절연막 34 : 게이트 전극33 gate insulating film 34 gate electrode

35 : 절연막 측벽 36 : 소오스/드레인 불순물 확산영역35 insulating film sidewall 36 source / drain impurity diffusion region

37 : 티타늄막 37a : 비정질 티타늄 살리사이드37: titanium film 37a: amorphous titanium salicide

37b : 비저항이 낮은 티타늄 살리사이드37b: Titanium Salicide with Low Resistivity

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속실리사이드의 형성방법은 실리콘 기판과 금속과의 계면에 실리사이드를 형성하는 반도체 소자의 금속실리사이드 형성방법에 있어서, 상기 실리콘 기판의 포함한 전면에 금속층을 형성하는 단계와, 상기 금속층이 형성된 실리콘 기판에 제 1 열처리를 제 1, 제 2 스텝으로 실시하여 비정질 금속실리사이드를 형성하는 단계와, 그리고 상기 실리콘 기판의 전면에 제 2 열처리로 상기 비정질 금속실리사이드를 상전이하여 금속실리사이드를 형성하는 단계를 포함하여 형성함을 특징으로 한다.In the method for forming a metal silicide of a semiconductor device according to the present invention for achieving the above object, in the method for forming a metal silicide of a semiconductor device to form a silicide at the interface between the silicon substrate and the metal, the silicon silicide forming method Forming a metal layer, performing a first heat treatment on the silicon substrate on which the metal layer is formed in the first and second steps to form an amorphous metal silicide, and a second heat treatment on the entire surface of the silicon substrate. Forming a metal silicide by phase-transferring the silicide.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속실리사이드 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a metal silicide forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 금속실리사이드 형성방법을 나타낸 공정단면도이다.4A to 4D are cross-sectional views illustrating a method of forming a metal silicide of a semiconductor device according to the present invention.

도 4a에 도시한 바와같이 필드 영역과 액티브 영역으로 정의된 실리콘 기판(31)의 필드 영역에 필드 산화막(32)을 형성하고, 상기 액티브 영역의 소정부분에 게이트 절연막(33) 및 게이트 전극(34)을 형성한다.As shown in FIG. 4A, a field oxide film 32 is formed in a field region of a silicon substrate 31 defined as a field region and an active region, and a gate insulating film 33 and a gate electrode 34 are formed in a predetermined portion of the active region. ).

이어, 상기 게이트 전극(34)을 포함한 실리콘 기판(31)의 전면에 절연막을 형성한후, 에치백 공정을 실시하여 상기 게이트 전극(34)의 양측면에 절연막 측벽(35)을 형성한다.Subsequently, an insulating film is formed on the entire surface of the silicon substrate 31 including the gate electrode 34, and then an etch back process is performed to form insulating film sidewalls 35 on both sides of the gate electrode 34.

그리고 상기 절연막 측벽(35) 및 게이트 전극(34)을 마스크로하여 상기 실리콘 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(34) 양측의 실리콘 기판(31) 표면내에 소오스/드레인 불순물 영역(36)을 형성한다.Then, source / drain impurity ions are implanted into the entire surface of the silicon substrate 31 using the insulating film sidewall 35 and the gate electrode 34 as a mask, so as to be in the surface of the silicon substrate 31 on both sides of the gate electrode 34. The source / drain impurity region 36 is formed.

도 4b에 도시한 바와같이 상기 게이트 전극(34)을 포함한 실리콘 기판(31)의 전면에 티타늄막(37)을 증착한다.As shown in FIG. 4B, a titanium film 37 is deposited on the entire surface of the silicon substrate 31 including the gate electrode 34.

도 4c에 도시한 바와같이 상기 티타늄막(37)이 형성된 실리콘 기판(31)의 전면에 550~650℃에서 1 차 열처리를 두 스텝(Step)으로 실시하여 상기 실리콘 기판(31)과 게이트 전극(34)의 계면에 비정질 티타늄 실리사이드(37a)를 형성한다.As shown in FIG. 4C, the silicon substrate 31 and the gate electrode may be subjected to a first heat treatment at 550 to 650 ° C. in two steps on the entire surface of the silicon substrate 31 on which the titanium film 37 is formed. Amorphous titanium silicide 37a is formed at the interface of 34).

여기서 상기 1차 열처리의 두 스텝이란 상기 비정질 티타늄 살리사이드(37a)를 형성하기 위해 열처리장비내에서 먼저, 450~550℃에서 열처리를 실시하고 계속해서 600~750℃로 열처리를 실시하는 것이다.Here, the two steps of the primary heat treatment are first performed in the heat treatment equipment to form the amorphous titanium salicide 37a, followed by heat treatment at 450 to 550 ° C., followed by heat treatment at 600 to 750 ° C.

이어, 상기 실리콘 기판(31) 및 게이트 전극(34)과 반응하지 않는 티타늄막(37)을 제거한다.Next, the titanium film 37 that does not react with the silicon substrate 31 and the gate electrode 34 is removed.

도 4d 도시한 바와같이 상기 비정질 티타늄 실리사이드(37a)를 포함한 실리콘 기판(31)에 600~800℃로 열처리를 실시하여 비저항이 낮은 티타늄 살리사이드(37b)를 형성한다.As shown in FIG. 4D, the silicon substrate 31 including the amorphous titanium silicide 37a is heat-treated at 600 to 800 ° C. to form titanium salicide 37b having low specific resistance.

도 5은 일반적인 650℃에서 30초로 1차 열처리한 금속살리사이드와 550~650℃에서 30초로 1차 열처리한 본 발명의 금속살리사이드는 라인 폭(Line Width)에 따른 금속살리사이드의 면저항(Line Rs)을 나타낸 것으로서, 본 발명에 의해 열처리된 것이 더 낮은 저항 특성을 나타낸다.5 is a metal salicide of the first heat treatment at 30 seconds at 650 ° C. in general and the metal salicide of the present invention heat-treated at 30 seconds at 550 ° C. to 650 ° C. for sheet resistance of metal salicide according to a line width. Rs), heat treated by the present invention exhibits lower resistance properties.

이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 금속실리사이드 형성방법에 있어서 1차 열처리를 2단계의 열처리공정을 통해 형성된 비정질의 티타늄 살리사이드가 상전이를 위한 불순물 역할을 하여 좁은 라인에서도 비저항이 낮은 티타늄 살리사이드로의 상전이를 용이하게 해주므로 낮은 저항의 티타늄 살리사이드를 형성할 수 있는 효과가 있다.As described above, in the method for forming the metal silicide of the semiconductor device according to the present invention, amorphous titanium salicide formed by the first heat treatment through the two-step heat treatment process serves as an impurity for phase transition, and thus titanium having low specific resistance even in narrow lines. Since the phase transition to the salicide is facilitated, there is an effect that can form a low-resistance titanium salicide.

Claims (3)

실리콘 기판과 금속과의 계면에 실리사이드를 형성하는 반도체 소자의 금속실리사이드 형성방법에 있어서,In the metal silicide formation method of the semiconductor element which forms a silicide at the interface of a silicon substrate and a metal, 상기 실리콘 기판의 포함한 전면에 금속층을 형성하는 단계;Forming a metal layer on a front surface of the silicon substrate; 상기 금속층이 형성된 실리콘 기판에 제 1 열처리를 제 1, 제 2 스텝으로 실시하여 비정질 금속실리사이드를 형성하는 단계;Forming an amorphous metal silicide by performing a first heat treatment on the silicon substrate on which the metal layer is formed in the first and second steps; 상기 실리콘 기판의 전면에 제 2 열처리로 상기 비정질 금속실리사이드를 상전이하여 금속실리사이드를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속실리사이드 형성방법.Forming a metal silicide by phase-transferring the amorphous metal silicide by a second heat treatment on the entire surface of the silicon substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 1 열처리의 제 1 스텝은 450~550℃, 제 2 스텝은 600~750℃로 열처리하는 것을 특징으로 하는 반도체 소자의 금속실리사이드 형성방법.The first step of the first heat treatment is a method of forming a metal silicide of a semiconductor device, characterized in that the heat treatment at 450 ~ 550 ℃, the second step at 600 ~ 750 ℃. 제 1 항에 있어서,The method of claim 1, 상기 비정질 금속실리사이드는 낮은 저항의 금속실리사이드로의 상전이를 용이하게 형성함을 특징으로 하는 반도체 소자의 금속실리사이드 형성방법.The amorphous metal silicide is a metal silicide forming method of the semiconductor device, characterized in that to easily form a phase transition to a low resistance metal silicide.
KR1019970026699A 1997-06-24 1997-06-24 Metal silicide form method of semiconductor device KR100244275B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970026699A KR100244275B1 (en) 1997-06-24 1997-06-24 Metal silicide form method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970026699A KR100244275B1 (en) 1997-06-24 1997-06-24 Metal silicide form method of semiconductor device

Publications (2)

Publication Number Publication Date
KR19990002943A KR19990002943A (en) 1999-01-15
KR100244275B1 true KR100244275B1 (en) 2000-02-01

Family

ID=19510852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970026699A KR100244275B1 (en) 1997-06-24 1997-06-24 Metal silicide form method of semiconductor device

Country Status (1)

Country Link
KR (1) KR100244275B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004808B1 (en) * 2003-08-18 2011-01-04 매그나칩 반도체 유한회사 Method for forming silicide of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004808B1 (en) * 2003-08-18 2011-01-04 매그나칩 반도체 유한회사 Method for forming silicide of semiconductor device

Also Published As

Publication number Publication date
KR19990002943A (en) 1999-01-15

Similar Documents

Publication Publication Date Title
JPH0831429B2 (en) Method for manufacturing semiconductor device
US6251780B1 (en) Method for fabricating thin film at high temperature
US6200840B1 (en) Method for producing PMOS devices
US6255181B1 (en) Method for fabricating MOS semiconductor device having salicide region and LDD structure
US6740570B2 (en) Method for forming a self-aligned silicide of a metal oxide semiconductor
KR100244275B1 (en) Metal silicide form method of semiconductor device
US20060160361A1 (en) Nickel salicide process and method of fabricating a semiconductor device using the same
US20060281305A1 (en) Methods of forming self-aligned silicide layers using multiple thermal processes
US7572719B2 (en) Semiconductor device and manufacturing method thereof
KR100402106B1 (en) Method for manufacturing semiconductor device
KR100290881B1 (en) T-shaped gate of semiconductor device and manufacturing method thereof
KR100258347B1 (en) Manufacture method of semiconductor apparatus
KR100291276B1 (en) Silicide forming method of semiconductor devices
US6365471B1 (en) Method for producing PMOS devices
KR100289779B1 (en) Silicide forming method of semiconductor devices
KR100499400B1 (en) Method for forming a gate electrode in semiconductor device
KR100551337B1 (en) Method for forming a source/drain junction in a semiconductor silicide manufacturing procedure
KR101004812B1 (en) Method for forming silicide of semiconductor device
KR101004808B1 (en) Method for forming silicide of semiconductor device
KR100228334B1 (en) Method for fabricating mosfet in semiconductor device
KR100314272B1 (en) Method for forming silicide in semiconductor device
KR100596925B1 (en) Method for Forming Salicide In Semiconductor Device
KR100950424B1 (en) Method for forming a silicide layer in a semiconductor device
KR101016337B1 (en) Method of manufacturing a semiconductor device
TW466698B (en) Silicide process to prevent the junction leakage current

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091028

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee