KR100243277B1 - Method of fabricating convex and concave-type capacitor of semiconductor device - Google Patents

Method of fabricating convex and concave-type capacitor of semiconductor device Download PDF

Info

Publication number
KR100243277B1
KR100243277B1 KR1019970000517A KR19970000517A KR100243277B1 KR 100243277 B1 KR100243277 B1 KR 100243277B1 KR 1019970000517 A KR1019970000517 A KR 1019970000517A KR 19970000517 A KR19970000517 A KR 19970000517A KR 100243277 B1 KR100243277 B1 KR 100243277B1
Authority
KR
South Korea
Prior art keywords
forming
hole
oxide film
semiconductor device
interlayer insulating
Prior art date
Application number
KR1019970000517A
Other languages
Korean (ko)
Other versions
KR19980065494A (en
Inventor
장규환
송재인
박흥수
고영범
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970000517A priority Critical patent/KR100243277B1/en
Publication of KR19980065494A publication Critical patent/KR19980065494A/en
Application granted granted Critical
Publication of KR100243277B1 publication Critical patent/KR100243277B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치의 요철형 커패시터 제조 방법은 층간절연막 상에 특정 세정액에 대하여 서로 다른 식각율을 갖는 제1 산화막 및 제2 산화막을 차례로 적층하되, 상기 제2 산화막은 상기 제1 산화마의 표면 어닐링에 의하여 형성한다. 이어서, 상기 2중 산화막을 반복적으로 적층하여 복수의 2중 산화막을 형성한 후 상기 복수의 2중 산화막을 패터닝하여 제1 홀을 형성하고, 상기 제1 홀 하부에 노출된 층간절연막을 패터닝하여 제2 홀을 형성한다. 이어서, 상기 제1 홀을 상기 특정 세정액으로 세정하여 상기 제1 홀의 측벽을 요철지게 하고, 상기 제1 및 제2 홀 내에 매립되도록 하부 전극을 형성한 후, 상기 복수의 2중 산화막을 제거함으로써 상기 하부 전극의 요철형 외측면을 노출시킨다.According to an embodiment of the present invention, a method of manufacturing an uneven capacitor of a semiconductor device includes sequentially stacking a first oxide film and a second oxide film having different etching rates with respect to a specific cleaning solution on an interlayer insulating film, wherein the second oxide film is annealing the surface of the first oxide. Form by Subsequently, the double oxide film is repeatedly stacked to form a plurality of double oxide films, and then the plurality of double oxide films are patterned to form first holes, and the interlayer insulating film exposed under the first holes is patterned to form a plurality of double oxide films. Form 2 holes. Subsequently, the first hole is cleaned with the specific cleaning liquid to form sidewalls of the first hole, and a lower electrode is formed to be embedded in the first and second holes, and then the plurality of double oxide films are removed. The uneven outer surface of the lower electrode is exposed.

Description

반도체 장치의 요철형 커패시터 제조 방법{Method of fabricating convex and concave-type capacitor of semiconductor device}Method of fabricating convex-type capacitor of semiconductor device

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히, 요철형 외측면을 갖는 하부 전극을 구비한 반도체 장치의 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device having a lower electrode having an uneven outer surface.

도 1을 참조하면, 종래의 화학 기계적 연마 기술을 채용한 박스형 커패시터는 소정의 하부 구조를 갖는 반도체 기판(2), 그 상부에 형성된 필드 산화막 (4)과 게이트 전극(6), 그리고 상기 반도체 기판상의 활성 영역과의 직접 접촉을 위한 콘택홀이 형성된 층간절연막(10a), 상기 콘택홀 내부에 매립되고 상기 층간절연막(10a)의 상부로 돌출된 박스형 하부 전극(14), 상기 하부 전극(14)상에 형성된 유전막(16) 및 상기 유전막상에 형성된 상부 전극(18)으로 구성된다.Referring to FIG. 1, a box-type capacitor employing a conventional chemical mechanical polishing technique includes a semiconductor substrate 2 having a predetermined substructure, a field oxide film 4 and a gate electrode 6 formed thereon, and the semiconductor substrate. An interlayer insulating film 10a having a contact hole for direct contact with an active region on the upper layer, a box-shaped lower electrode 14 embedded in the contact hole and protruding above the interlayer insulating film 10a, and the lower electrode 14. And a top electrode 18 formed on the dielectric film.

도 2a 내지 도 2g는 종래의 화학 기계적 연마 기술을 채용한 박스형 커패시터 제조 방법을 도시한다.2A-2G illustrate a box capacitor manufacturing method employing conventional chemical mechanical polishing techniques.

먼저, 필드 산화막(4)과 게이트 전극(6)이 형성된 반도체 기판(2)상에 층간절연막(10)을 두껍게 증착한다 (도 2a).First, the interlayer insulating film 10 is thickly deposited on the semiconductor substrate 2 on which the field oxide film 4 and the gate electrode 6 are formed (FIG. 2A).

상기 층간절연막(10)상에 포토레지스트를 증착하고 이를 패터닝하여, 하부 전극이 형성될 부분이 개구된 포토레지스트 패턴(12)을 형성한다 (도 2b).A photoresist is deposited on the interlayer insulating film 10 and patterned to form a photoresist pattern 12 having an opening in which a lower electrode is to be formed (FIG. 2B).

이어서, 상기 포토레지스트 패턴(12)을 식각 마스크로 이용하여 상기 층간절연막(10)을 식각함으로써 제1 홀(7)을 형성한다 (도 2c). 상기 제1 홀(7)은 후속 공정에서 형성되는 하부 전극의 유효 표면적을 증가시키기 위해 상당한 깊이로 형성되는 것이 바람직하다.Subsequently, the interlayer insulating layer 10 is etched using the photoresist pattern 12 as an etching mask to form a first hole 7 (FIG. 2C). The first hole 7 is preferably formed to a significant depth in order to increase the effective surface area of the lower electrode formed in a subsequent process.

이어서, 상기 제1 홀 하부에 포토레지스트를 증착하고 이를 패터닝하여 포토레지스트 패턴을 형성한다 (도 2d).Subsequently, a photoresist is deposited under the first hole and patterned to form a photoresist pattern (FIG. 2D).

이어서, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 홀(7) 하부의 층간 절연막을 식각함으로써 제2 홀(8)을 형성한다 (도 2e).Next, the second hole 8 is formed by etching the interlayer insulating layer under the first hole 7 using the photoresist pattern as an etching mask (FIG. 2E).

상기 포토레지스트 패턴을 제거한 후, 상기 제1 홀(7) 및 제2 홀(8)내에 폴리실리콘을 매립(filling)하고 상기 층간 절연막(10)을 식각 저지층으로 하는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 하부 전극(14)을 형성한다 (도 2f).After removing the photoresist pattern, chemical mechanical polishing is performed by filling polysilicon into the first hole 7 and the second hole 8 and using the interlayer insulating film 10 as an etch stop layer. CMP) process to form the lower electrode 14 (FIG. 2F).

이어서, 습식 식각으로 상기 층간절연막(10)의 상부를 식각한다 (도 2g). 상기 층간 절연막(10)의 상부가 제거되면 상기 제1 홀(7)내에 매립되었던 상기 하부 전극(14)이 외부로 노출된다. 이때, 상기 제1 홀(7)은 상당한 깊이를 가지고 있으므로 상기 하부 전극(14) 또한 상당한 단차를 가진 채 형성된다.Next, the upper portion of the interlayer insulating film 10 is etched by wet etching (FIG. 2G). When the upper portion of the interlayer insulating layer 10 is removed, the lower electrode 14 that is embedded in the first hole 7 is exposed to the outside. At this time, since the first hole 7 has a considerable depth, the lower electrode 14 is also formed with a significant step.

상기 층간 절연막(10)은 통상의 산화막 식각액을 사용하여 식각할 수 있으며, 식각 시간을 종 더 길게 하여 상기 하부 전극(14)의 저면이 노출되도록 언더컷(undercut)을 형성하면 유효 면적을 보다 넓힐 수 있다.The interlayer insulating film 10 may be etched using a conventional oxide film etchant. If the undercut is formed to expose the bottom surface of the lower electrode 14 by lengthening the etching time, the effective area may be widened. have.

마지막으로, 상기 결과물상에 유전막(16)과 상부 전극(18)을 차례로 형성하여 박스형 커패시터 전극을 형성한다 (도 2h).Finally, the dielectric film 16 and the upper electrode 18 are sequentially formed on the resultant to form a box capacitor electrode (FIG. 2H).

상술한 바와 같이 종래의 3차원 커패시터는 하부 전극의 유효 면적을 증가시키기 위해서 상당한 단차를 가지므로 후속 공정에서 에스펙트 비 (aspect ratio)가 증가되는 문제가 있다.As described above, the conventional three-dimensional capacitor has a significant step in order to increase the effective area of the lower electrode, thereby increasing the aspect ratio in a subsequent process.

본 발명의 기술적 과제는 요철형 외측면을 갖는 하부 전극을 구비하는 반도체 장치의 커패시터 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device having a lower electrode having an uneven outer surface.

도 1은 종래 기술에 따른 반도체 장치의 커패시터를 도시하는 단면도이다.1 is a cross-sectional view showing a capacitor of a semiconductor device according to the prior art.

도 2a 내지 도 2h는 종래 기술에 따른 반도체 장치의 커패시터 제조 방법을 도시하는 단면도들이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 요철형 커패시터를 도시하는 단면도이다.3 is a cross-sectional view illustrating an uneven capacitor of a semiconductor device according to example embodiments.

도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 장치의 요철형 커패시터 제조 방법을 도시하는 단면도들이다.4A to 4G are cross-sectional views illustrating a method of manufacturing an uneven capacitor of a semiconductor device according to an embodiment of the present invention.

상기 기술적 과제를 달성하기 위해, 본원 발명은 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막 상에 특정 세정액에 대하여 서로 다른 식각율을 갖는 제1 산화막 및 제2 산화막이 차례로 적층된 2중 산화막을 형성하되, 상기 제2 산화막은 제1 산화막의 표면 어닐링에 의하여 형성합니다. 이어서, 상기 2중 산화막을 반복적으로 적층하여 복수의 2중 산화막을 형성하고, 상기 복수의 2중 산화막을 패터닝하여 제1 홀을 형성하고, 상기 제1 홀 하부에 노출된 층간절연막을 패터닝하여 제2 홀을 형성합니다. 이어서, 상기 제1 홀을 상기 특정 세정액으로 세정하여 상기 제1 홀의 내측벽을 요철지게 하고, 상기 제1 및 제2 홀내에 매립되도록 하부 전극을 형성한 후, 상기 복수의 2중 산화막을 제거함으로써 상기 하부 전극의 요철형 외측면을 노출시킵니다. 이어서, 상기 결과물상에 유전막 및 상부 전극을 차례로 형성합니다.In order to achieve the above technical problem, the present invention provides a double oxide film in which an interlayer insulating film is formed on a semiconductor substrate and a first oxide film and a second oxide film having different etching rates with respect to a specific cleaning solution are sequentially stacked on the interlayer insulating film. The second oxide layer is formed by surface annealing of the first oxide layer. Subsequently, the double oxide film is repeatedly stacked to form a plurality of double oxide films, the plurality of double oxide films are patterned to form first holes, and the interlayer insulating film exposed under the first holes is patterned to form a plurality of double oxide films. 2 form a hole. Subsequently, the first hole is washed with the specific cleaning liquid to concave and convex the inner wall of the first hole, and a lower electrode is formed to be embedded in the first and second holes, and then the plurality of double oxide films are removed. Expose the uneven outer surface of the lower electrode. Subsequently, a dielectric film and an upper electrode are sequentially formed on the resultant.

이하에서 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 요철형 커패시터는 반도체 기판(20), 반도체 기판(20)의 활성 영역과 비활성 영역을 구분하기 위한 필드 산화막(40), 소정의 활성 영역에 형성된 게이트 전극(60), 상기 반도체 기판(20)의 활성 영역을 노출시키는 콘택홀을 구비한 층간절연막(100a), 상기 콘택홀에 매립되어 형성된 하부 전극(140), 상기 하부 전극(140)상에 형성된 유전막(160) 및 상기 유전막(160)상에 형성된 상부 전극(180)을 포함한다.Referring to FIG. 3, a concave-convex capacitor of a semiconductor device according to an embodiment of the present invention may include a semiconductor substrate 20, a field oxide film 40 for distinguishing an active region and an inactive region of a semiconductor substrate 20, and a predetermined portion thereof. An interlayer insulating film 100a having a gate electrode 60 formed in an active region, a contact hole exposing an active region of the semiconductor substrate 20, a lower electrode 140 embedded in the contact hole, and the lower electrode ( And a dielectric layer 160 formed on the dielectric layer 160 and an upper electrode 180 formed on the dielectric layer 160.

상기 하부 전극(140)의 노출된 상부 외측면은 요철 형상을 이루므로, 낮은 단차로도 높은 유효 면적을 확보할 수 있다.Since the exposed upper outer surface of the lower electrode 140 forms a concave-convex shape, it is possible to secure a high effective area even with a low step.

이하에서는 도 4a 내지 도 4g를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 요철형 커패시터 제조 방법을 설명한다.Hereinafter, a method of manufacturing an uneven capacitor of a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4A to 4G.

도 4a는 반도체 기판(20)상에 층간절연막(100a)을 형성한 결과를 도시한다.4A shows the result of forming the interlayer insulating film 100a on the semiconductor substrate 20.

필드 산화막(40)과 게이트 전극(60)이 형성된 반도체 기판(20)상에 실리콘 산화막을 증착하여 층간절연막(100a)을 형성한다. 상기 층간절연막은 실리콘 산화막 외에 통상의 산화막으로 형성할 수도 있다.An interlayer insulating film 100a is formed by depositing a silicon oxide film on the semiconductor substrate 20 on which the field oxide film 40 and the gate electrode 60 are formed. The interlayer insulating film may be formed of a normal oxide film in addition to the silicon oxide film.

도 4b는 복수의 2중 산화막(100b)을 형성한 결과를 도시한다.4B shows the result of forming a plurality of double oxide films 100b.

먼저, 상기 결과물상에 오존(O3) 분위기의 상압하에서 TEOS(tetraethyl -orthosilicate)를 증착하여 언도우프트 실리케이트 글래스(undoped silicate glass; USG)로 이루어진 제1 산화막(101)을 형성한다. 상기 제1 산화막(101)은 고온 산화막(HTO), SOG (spin on glass), BPSG(Borophospho silicate glass), 유동성 산화막(Fox: flowable oxide) 또는 플라즈마 산화막(Plasma oxide)으로 형성할 수도 있다.First, TEOS (tetraethyl-orthosilicate) is deposited on the resultant product under atmospheric pressure in an ozone (O 3 ) atmosphere to form a first oxide film 101 made of undoped silicate glass (USG). The first oxide film 101 may be formed of a high temperature oxide film (HTO), spin on glass (SOG), borophospho silicate glass (BPSG), a flowable oxide (Fox), or a plasma oxide (Plasma oxide).

이어서, 상기 제1 산화막(101)의 표면에 20℃∼400℃로 UV-O3어닐링을 실시하여 상기 제1 산화막(101)의 상부를 상이한 식각율을 갖는 제2 산화막(102)으로 변화시킨다. 이때, 챔버내의 압력은 대기압 또는 진공이고, 오존량은 1∼10%이며, UV 램프의 조도는 1.5KWatt이상인 것이 바람직하다. 따라서, 상기 제1 산화막(101) 및 상기 제2 산화막(102)으로 이루어진 2중 산화막이 형성된다.Subsequently, UV-O 3 annealing is performed on the surface of the first oxide film 101 at 20 ° C. to 400 ° C. to change the upper portion of the first oxide film 101 to a second oxide film 102 having a different etching rate. . At this time, the pressure in the chamber is atmospheric pressure or vacuum, the amount of ozone is 1 to 10%, and the illuminance of the UV lamp is preferably 1.5KWatt or more. Thus, a double oxide film composed of the first oxide film 101 and the second oxide film 102 is formed.

UV-O3어닐링에 의해 제1 산화막(101)의 표면에 형성되는 제2 산화막(102)은 특정 세정액에 대한 식각 속도가 벌크 막질의 제1 산화막(101)보다 작아진다.The etching rate of the second oxide film 102 formed on the surface of the first oxide film 101 by UV-O 3 annealing is lower than that of the first oxide film 101 of the bulk film quality.

예를 들어, NH4OH: H2O2: 순수가 각각 1∼4: 1∼8: 20∼100wt%의 비율로 혼합된 세정액 특히, NH4OH: H2O2: 순수가 각각 1: 4: 20의 중량비(wt%)로 혼합된 세정액에 대해, 벌크 막질의 USG로 이루어진 상기 제1 산화막(101)은 분당 10.4Å의 식각율을 갖는 반면, 산소를 보다 많이 함유하는 UV-O3어닐링된 상기 제2 산화막(102)은 분당 5.1Å의 식각율을 나타낸다.For example, NH 4 OH: H 2 O 2 : Pure water 1 to 4: 1 to 8: 20 to 100 wt% of the cleaning liquid, in particular NH 4 OH: H 2 O 2 : Pure water 1: 4: for the cleaning liquid mixed in a weight ratio (wt%) of 20, the first oxide film 101 is made of a film quality of the bulk USG, while having the etching rate per minute 10.4Å, UV-O containing more oxygen 3 The annealed second oxide film 102 exhibits an etching rate of 5.1 kW per minute.

또, 순수: HF가 50∼1,000: 1의 중량비 특히, 200: 1의 중량비로 혼합된 불산 용액에 대해서, 상기 제1 산화막(101)은 분당 129Å의 식각율을 보이는 반면, 상기 제2 산화막(102)은 분당 44Å의 식각율을 나타내었다.In addition, for the hydrofluoric acid solution in which pure water: HF is mixed in a weight ratio of 50 to 1,000: 1, in particular, in a weight ratio of 200: 1, the first oxide film 101 shows an etching rate of 129 kPa / min, while the second oxide film ( 102) shows an etching rate of 44 kW per minute.

상기 어닐링은 산소 플라즈마 가스(O2plasma) 또는 산화이질소 플라즈마(N2O plasma) 가스 분위기에서 수행할 수도 있다.The annealing may be performed in an oxygen plasma gas (O 2 plasma) or dinitrogen oxide plasma (N 2 O plasma) gas atmosphere.

이어서, 상기 2중 산화막 증착 공정을 수 회 반복하여 수천Å에 이르는 복수의 이중 산화막(100b)을 형성한다.Subsequently, the double oxide film deposition process is repeated several times to form a plurality of double oxide films 100b of up to thousands of kilowatts.

상기 복수의 이중층(100b)은 상이한 2종 이상의 절연물을 번갈아 증착함으로써 형성할 수도 있다. 예를 들어, USG를 증착하여 제1 산화막(101)을 형성하고 상기 제1 산화막(101)상에 고온 산화막(HTO)으로 제2 산화막(102)을 형성하는 공정을 반복하여 상기 복수의 이중층(100b)을 형성할 수도 있다. 이때, 어닐링 공정을 병행할 수도 있다.The plurality of bilayers 100b may be formed by alternately depositing two or more different insulators. For example, USG is deposited to form a first oxide film 101, and a process of forming a second oxide film 102 using a high temperature oxide film (HTO) on the first oxide film 101 is repeated to form the plurality of double layers ( 100b) may be formed. At this time, the annealing step may be performed in parallel.

또, 각기 다른 3종 이상의 물질을 차례로 증착하여 다중층을 형성하는 공정을 반복함으로써 상기 복수의 이중층(100b)에 갈음하는 복수의 다중층을 형성할 수도 있다. 이러한 경우에도 어닐링 공정을 병행할 수 있다.In addition, a plurality of multilayers may be formed to replace the plurality of bilayers 100b by repeating a process of depositing three or more different materials in sequence to form a multilayer. In such a case, the annealing process can also be performed together.

도 4c는 제1 홀(70) 및 제2 홀(80)을 형성한 결과를 도시한다.4C illustrates a result of forming the first hole 70 and the second hole 80.

통상의 포토리소그래피(photolithography) 공정으로 상기 복수의 이중 층(100b)을 패터닝하여 제1 홀(70)을 형성한다. 이 때, 상기 제1 홀(70)의 내측벽에 상기 제1 산화막(101)과 상기 제2 산화막(102)이 적층된 상태로 노출된다.The first hole 70 is formed by patterning the plurality of bilayers 100b by a conventional photolithography process. In this case, the first oxide film 101 and the second oxide film 102 are exposed in a stacked state on the inner wall of the first hole 70.

이어서, 통상의 포토리소그래피(photolithography) 공정으로 상기 제1 홀(70) 하부에 노출된 층간절연막(100a)을 패터닝함으로써, 상기 반도체 기판(20)상의 활성 영역을 노출시키는 제2 홀(80)을 형성한다. 여기서, 상기 제2 홀(80)의 내경은 상기 제1 홀(70)의 내경보다 작은 것이 바람직하다.Subsequently, the second hole 80 exposing the active region on the semiconductor substrate 20 is patterned by patterning the interlayer insulating film 100a exposed under the first hole 70 by a conventional photolithography process. Form. Here, the inner diameter of the second hole 80 is preferably smaller than the inner diameter of the first hole 70.

도 4d는 상기 제1 홀(70)을 세정한 결과를 도시한다.4D shows the result of cleaning the first hole 70.

NH4OH: H2O2: 순수가 각각 1∼4: 1∼8: 20∼100wt%로 혼합된 세정액을 이용하여 상기 제1 산화막과 상기 제2 산화막이 노출된 제1 홀(70)의 내측면을 세정한다. 이 때, 제1 산화막(101)과 제2 산화막(102)은 상기 용액에 대해 서로 다른 식각율을 갖고 있으므로, 상기 세정 공정에 의해 제1 홀의 내측면은 요철 형상을 갖게 된다. 여기서, 상기 세정액으로는 HF 계열의 세정액, 예를 들면, 순수: HF가 각각 50∼1,000: 1wt%로 혼합된 용액을 사용할 수도 있다.NH 4 OH: H 2 O 2 : the first hole 70 is exposed to the first oxide film and the second oxide film using a cleaning solution in which pure water is mixed at 1 to 4: 1 to 8: 20 to 100 wt%, respectively. Clean the inner side. At this time, since the first oxide film 101 and the second oxide film 102 have different etching rates with respect to the solution, the inner surface of the first hole has an uneven shape by the cleaning process. In this case, as the cleaning solution, a HF-based cleaning solution, for example, a solution in which pure water: HF is mixed at 50 to 1,000: 1 wt% may be used.

상기 제2 홀(80) 형성 단계와 상기 세정 단계는 순서가 바뀌어 진행될 수도 있다.The forming of the second hole 80 and the cleaning step may be performed in a reversed order.

도 4e는 하부 전극(140)을 형성한 결과를 도시한다.4E illustrates the result of forming the lower electrode 140.

먼저, 상기 층간절연막(100a)의 전면에, 상기 제1 홀(70)과 제2 홀(80)을 충분히 메울 수 있도록 통상의 전극 물질 예를 들어, 폴리실리콘을 증착한다.First, a conventional electrode material, for example, polysilicon is deposited on the entire surface of the interlayer insulating film 100a to sufficiently fill the first hole 70 and the second hole 80.

이어서, 상기 복수의 이중 산화막(100b)을 식각 저지층으로 하는 화학 기계적 연마 공정(CMP: chemical mechanical polishing)을 실시하여 하부 전극(140)을 형성한다.Subsequently, the lower electrode 140 is formed by performing a chemical mechanical polishing (CMP) process using the plurality of dual oxide films 100b as an etch stop layer.

도 4f는 상기 복수의 이중 산화막(100b)을 제거한 결과를 도시한다.4F shows the result of removing the plurality of dual oxide films 100b.

상기 결과물에 대하여 습식 식각 (wet etching)을 실시함으로써 상기 복수의 이중층(100b)을 완전히 제거한다. 이로써, 상기 하부 전극(140)의 요철형 외측면이 노출된다.The plurality of bilayers 100b are completely removed by performing wet etching on the resultant product. As a result, the uneven outer surface of the lower electrode 140 is exposed.

상기 하부 전극(140)의 요철형 외측면은 하부 전극의 유효 면적을 증대시키므로, 상기 하부 전극(140)이 낮은 단차를 갖더라도 높은 커패시턴스를 확보할 수 있다. 따라서, 후속 공정에서 콘택홀을 형성하는 경우에 에스펙트 비(aspect ratio)를 줄일 수 있다.Since the concave-convex outer surface of the lower electrode 140 increases the effective area of the lower electrode, it is possible to secure a high capacitance even if the lower electrode 140 has a low step. Therefore, the aspect ratio can be reduced when forming a contact hole in a subsequent process.

도 4g는 유전막(160) 및 상부 전극(180)을 형성한 결과를 도시한다.4G illustrates a result of forming the dielectric layer 160 and the upper electrode 180.

상기 결과물상에 통상의 유전 물질을 증착하여 유전막(160)을 형성한다.A dielectric material is deposited on the resultant to form a dielectric film 160.

이어서, 상기 결과물상에 통상의 전극 물질 예를 들어, 폴리 실리콘을 증착하여 상부 전극(108)을 형성한 후, 상기 유전막(160) 및 상기 상부 전극(180)을 패터닝하여 반도체 장치의 요철형 커패시터를 완성한다.Subsequently, a common electrode material, for example, polysilicon is deposited on the resultant to form the upper electrode 108, and then the dielectric layer 160 and the upper electrode 180 are patterned to form an uneven capacitor of the semiconductor device. To complete.

본 발명은 박스형 커패시터의 하부 전극뿐만 아니라, 스택(stack)형과 트랜치 (trench)형 커패시터의 하부 전극에도 적용 가능하다.The present invention is applicable not only to the bottom electrode of a box capacitor, but also to the bottom electrode of a stack type and a trench type capacitor.

본 발명에 의하면 단차가 낮으면서도 유효 면적이 넓은 하부 전극을 형성할 수 있으므로, 후속 공정시 콘택홀의 에스펙트 비 (aspect ratio)를 줄일 수 있다. 따라서, 콘택홀을 매립하는 경우에 발생되는 보이드(void)를 방지할 수 있어, 반도체 장치의 신뢰성을 높일 수 있다.According to the present invention, since the lower electrode has a low step height and a large effective area, the aspect ratio of the contact hole can be reduced in a subsequent process. Therefore, voids generated when the contact holes are buried can be prevented, and the reliability of the semiconductor device can be improved.

Claims (9)

(a)반도체 기판 상에 층간절연막을 형성하는 단계;(a) forming an interlayer insulating film on the semiconductor substrate; (b)상기 층간절연막 상에 특정 세정액에 대하여 서로 다른 식각율을 갖는 제1 산화막 및 제2 산화막을 차례로 적층하여 2중 산화막을 형성하되, 상기 제2 산화막은 상기 제1 산화막의 표면 어닐링에 의해 형성하는 단계;(b) forming a double oxide film by sequentially stacking a first oxide film and a second oxide film having different etching rates with respect to a specific cleaning solution on the interlayer insulating film, wherein the second oxide film is formed by surface annealing of the first oxide film. Forming; (c)상기 (b)단계를 적어도 2회 이상 반복적으로 실시하여 복수의 2중 산화막을 형성하는 단계;(c) repeatedly performing step (b) at least twice to form a plurality of double oxide films; (d)상기 복수의 2중 산화막을 패터닝하여 제1 홀을 형성하는 단계;(d) patterning the plurality of double oxide films to form a first hole; (e)상기 제1 홀 하부에 노출된 층간절연막을 패터닝하여 제2 홀을 형성하는 단계;(e) forming a second hole by patterning the interlayer insulating film exposed under the first hole; (f)상기 제1 홀을 상기 특정 세정액으로 세정하여 내측면이 요철형상을 갖는 제1 홀을 형성하는 단계;(f) washing the first hole with the specific cleaning liquid to form a first hole having an inner side uneven shape; (g)상기 제1 및 제2 홀 내에 매립되는 하부 전극을 형성하는 단계;(g) forming a lower electrode embedded in the first and second holes; (h)상기 복수의 2중 산화막을 제거하여 요철형의 외측면을 갖는 하부 전극을 형성하는 단계;(h) removing the plurality of double oxide films to form a lower electrode having an outer surface of an irregular shape; (i)상기 결과물상에 유전막을 형성하는 단계; 및(i) forming a dielectric film on the resultant product; And (j)상기 결과물상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.(j) forming a concave-convex capacitor of the semiconductor device, comprising forming an upper electrode on the resultant product. 제1항에 있어서, 상기 (b)단계의 제1 산화막은 언도우프트 실리케이트 글래스(USG: undoped silicate glass), 고온 산화막(HTO: high temperature oxide), SOG(spin on glass), BPSG(borophospho silicate glass), 플라즈마 산화막(Plasma oxide) 및 유동성 산화막(Fox: flowable oxide)으로 이루어진 군으로부터 선택된 하나로 형성됨을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.The method of claim 1, wherein the first oxide film of step (b) is undoped silicate glass (USG), high temperature oxide (HTO), spin on glass (SOG), borophospho silicate BPSG. A method of manufacturing a concave-convex capacitor of a semiconductor device, wherein the semiconductor device is formed of one selected from the group consisting of glass, plasma oxide, and flowable oxide. 제1항에 있어서, 상기 어닐링은 UV-O3가스, 산소 플라즈마 가스 및 산화 이 질소 플라즈마 가스(N2O plasma)로 이루어진 군으로부터 선택된 적어도 하나 이상의 가스 분위기에서 20℃∼400℃로 수행됨을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.The method of claim 1, wherein the annealing is performed at 20 ° C. to 400 ° C. in at least one gas atmosphere selected from the group consisting of a UV—O 3 gas, an oxygen plasma gas, and an N 2 O plasma. An uneven capacitor manufacturing method of a semiconductor device. 제1항에 있어서, 상기 (e)단계의 제2 홀은 내경이 상기 제1 홀의 내경보다 작은 것을 특징으로 하는 반도체 장치의 요철형 커패시터 전극 제조 방법.2. The method of claim 1, wherein an inner diameter of the second hole of the step (e) is smaller than an inner diameter of the first hole. 3. 제1항에 있어서, 상기 (b) 및 (f)단계의 특정 세정액은 NH4OH, H2O2및 순수(deionized water)의 혼합 용액, 및 불화 수소 희석(diluted HF) 용액으로 이루어진 군으로부터 선택된 하나임을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.The method of claim 1, wherein the specific cleaning solution of steps (b) and (f) is from the group consisting of a mixed solution of NH 4 OH, H 2 O 2 and deionized water, and dilute hydrogen fluoride solution (diluted HF) The uneven capacitor manufacturing method of the semiconductor device, characterized in that the selected one. 제5항에 있어서, 상기 NH4OH, H2O2및 순수(deionized water)의 혼합 용액은 각 성분의 중량비(wt%)가 각각 1∼4: 1∼8: 20∼100 인 것을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.The mixed solution of NH 4 OH, H 2 O 2 and deionized water has a weight ratio (wt%) of each component of 1 to 4: 1 to 8:20 to 100, respectively. The uneven capacitor manufacturing method of a semiconductor device. 제5항에 있어서, 상기 불화 수소 희석(diluted HF) 용액은 순수(deionized water): HF 의 중량비(wt%)가 50∼1,000: 1 인 것을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.The method of claim 5, wherein the dilute hydrogenated fluoride solution has a weight ratio (wt%) of deionized water to HF of 50 to 1,000: 1. 제1항에 있어서, 상기 (g)단계는 상기 제1 및 제2 홀의 내부 및 그 상부에 도전 물질을 증착하는 단계; 및The method of claim 1, wherein step (g) comprises: depositing a conductive material in and on the first and second holes; And 상기 복수의 2중 산화막을 식각 저지층으로 하는 화학 기계적 연마(CMP)공정을 실시하여 상기 도전 물질을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.And performing a chemical mechanical polishing (CMP) process using the plurality of double oxide films as an etch stop layer to planarize the conductive material. (a)반도체 기판 상에 층간절연막을 형성하는 단계;(a) forming an interlayer insulating film on the semiconductor substrate; (b)상기 층간절연막 상에 특정 세정액에 대하여 서로 다른 식각율을 갖는 제1 산화막 및 제2 산화막을 차례로 적층하여 2중 산화막을 형성하되, 상기 제2 산화막은 상기 제1 산화막의 표면 어닐링에 의해 형성하는 단계;(b) forming a double oxide film by sequentially stacking a first oxide film and a second oxide film having different etching rates with respect to a specific cleaning solution on the interlayer insulating film, wherein the second oxide film is formed by surface annealing of the first oxide film. Forming; (c)상기 (b)단계를 적어도 2회 이상 반복적으로 실시하여 복수의 2중 산화막을 형성하는 단계;(c) repeatedly performing step (b) at least twice to form a plurality of double oxide films; (d)상기 복수의 2중 산화막을 패터닝하여 제1 홀을 형성하는 단계;(d) patterning the plurality of double oxide films to form a first hole; (e)상기 제1 홀을 상기 특정 세정액으로 세정하여 내측면이 요철형상을 갖는 제1 홀을 형성하는 단계;(e) cleaning the first hole with the specific cleaning liquid to form a first hole having an inner side uneven shape; (f)상기 제1 홀 하부에 노출된 층간절연막을 패터닝하여 제2 홀을 형성하는 단계;(f) forming a second hole by patterning the interlayer insulating film exposed under the first hole; (g)상기 제1 및 제2 홀 내에 매립되는 하부 전극을 형성하는 단계;(g) forming a lower electrode embedded in the first and second holes; (h)상기 복수의 2중 산화막을 제거하여 요철형의 외측면을 갖는 하부 전극을 형성하는 단계;(h) removing the plurality of double oxide films to form a lower electrode having an outer surface of an irregular shape; (i)상기 결과물상에 유전막을 형성하는 단계; 및(i) forming a dielectric film on the resultant product; And (j)상기 결과물상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 요철형 커패시터 제조 방법.(j) forming a concave-convex capacitor of the semiconductor device, comprising forming an upper electrode on the resultant product.
KR1019970000517A 1997-01-10 1997-01-10 Method of fabricating convex and concave-type capacitor of semiconductor device KR100243277B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970000517A KR100243277B1 (en) 1997-01-10 1997-01-10 Method of fabricating convex and concave-type capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970000517A KR100243277B1 (en) 1997-01-10 1997-01-10 Method of fabricating convex and concave-type capacitor of semiconductor device

Publications (2)

Publication Number Publication Date
KR19980065494A KR19980065494A (en) 1998-10-15
KR100243277B1 true KR100243277B1 (en) 2000-02-01

Family

ID=19494432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970000517A KR100243277B1 (en) 1997-01-10 1997-01-10 Method of fabricating convex and concave-type capacitor of semiconductor device

Country Status (1)

Country Link
KR (1) KR100243277B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437830B1 (en) * 2001-12-19 2004-06-30 주식회사 하이닉스반도체 method for fabricating of semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100528445B1 (en) * 1997-12-10 2006-02-13 삼성전자주식회사 A method of forming dual gate oxide

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211852A (en) * 1985-07-10 1987-01-20 Nippon Telegr & Teleph Corp <Ntt> Formation of pattern
US5330928A (en) * 1992-09-28 1994-07-19 Industrial Technology Research Institute Method for fabricating stacked capacitors with increased capacitance in a DRAM cell
KR940016832A (en) * 1992-12-30 1994-07-25 김주용 New capacitor manufacturing method of semiconductor device
US5384276A (en) * 1989-11-01 1995-01-24 Matsushita Electric Industrial Co., Ltd. Method of fabricating a memory device with a multilayer insulating film
JPH0745719A (en) * 1993-08-02 1995-02-14 Matsushita Electric Ind Co Ltd Semiconductor storage device and manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211852A (en) * 1985-07-10 1987-01-20 Nippon Telegr & Teleph Corp <Ntt> Formation of pattern
US5384276A (en) * 1989-11-01 1995-01-24 Matsushita Electric Industrial Co., Ltd. Method of fabricating a memory device with a multilayer insulating film
US5330928A (en) * 1992-09-28 1994-07-19 Industrial Technology Research Institute Method for fabricating stacked capacitors with increased capacitance in a DRAM cell
KR940016832A (en) * 1992-12-30 1994-07-25 김주용 New capacitor manufacturing method of semiconductor device
JPH0745719A (en) * 1993-08-02 1995-02-14 Matsushita Electric Ind Co Ltd Semiconductor storage device and manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437830B1 (en) * 2001-12-19 2004-06-30 주식회사 하이닉스반도체 method for fabricating of semiconductor device

Also Published As

Publication number Publication date
KR19980065494A (en) 1998-10-15

Similar Documents

Publication Publication Date Title
KR100449030B1 (en) Stack Capacitor and Method of Fabricating the Same
US6337282B2 (en) Method for forming a dielectric layer
KR100459724B1 (en) Semiconductor device having a SiN etch stopper by low temperature ALD and fabricating method the same
US7741222B2 (en) Etch stop structure and method of manufacture, and semiconductor device and method of manufacture
KR100666387B1 (en) Method of manufacturing a conductive pattern and semiconductor device using the same
KR100270211B1 (en) Dram cell capacitor and method of fabricating the same
KR100317042B1 (en) Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof
KR100243277B1 (en) Method of fabricating convex and concave-type capacitor of semiconductor device
KR100655751B1 (en) method of manufacturing a semiconductor device
US7528431B2 (en) Semiconductor device having isolation pattern in interlayer insulating layer between capacitor contact plugs and methods of fabricating the same
KR100721579B1 (en) Method for fabrication of capacitor
KR100366634B1 (en) Method for manufacturing semiconductor device
KR100721546B1 (en) Capacitor and method of fabrication for the same
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
KR100340907B1 (en) Method of fabricating capacitor
US7199013B2 (en) Semiconductor device and method for fabricating the same
KR100248814B1 (en) Method for forming capacitor of semiconductor device
KR20050062679A (en) Method for fabricating capacitors of semiconductor devices
KR19990057932A (en) Semiconductor Device Manufacturing Method for Improving Contact Hole Profile
KR20030000695A (en) Method for forming the storage node of semiconductor device
KR100681209B1 (en) Method for forming a deep contact hole in semiconductor device
KR20000050505A (en) Method for forming contact hole of semiconductor device
KR100407987B1 (en) Method for manufacturing capacitor in semiconductor device
KR100317309B1 (en) Method for manufacturing semiconductor memory device
KR19980048092A (en) Capacitor and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071101

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee