KR100243033B1 - 주행정 전산망시스템의 캐시응집을 위한 버스동작 제어방법 - Google Patents
주행정 전산망시스템의 캐시응집을 위한 버스동작 제어방법 Download PDFInfo
- Publication number
- KR100243033B1 KR100243033B1 KR1019920020199A KR920020199A KR100243033B1 KR 100243033 B1 KR100243033 B1 KR 100243033B1 KR 1019920020199 A KR1019920020199 A KR 1019920020199A KR 920020199 A KR920020199 A KR 920020199A KR 100243033 B1 KR100243033 B1 KR 100243033B1
- Authority
- KR
- South Korea
- Prior art keywords
- cache
- cycle
- bus
- invalidation
- ticom
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
본 발명은 주 행정 전산망 시스템에서, 캐시 응집을 위해 캐시에 해당 영역 존재시 메모리 공유일때 무효화 신호를 이용하여 버스 동작 주기를 줄여 주행정 전산망 시스템의 성능향상을 도모코자 하는 버스동작 제어방법에 관한 것이다.
이를 위하여 본 발명은 캐시 응집을 유지하기 위해 시스템 버스에 무효화 신호를 실어 무효화 주기를 수행함으로써 버스동작 주기를 줄여 주 행정 전산망 시스템의 성능향상을 도모코자 한 것이다.
Description
제1도는 종래의 주 행정 전산망 시스템(TICOM)의 블럭 구성도.
제2도는 종래에 있어 기록을 위한 해독(Read for write)주기 동작 순서도.
제3도는 종래에 있어 캐시 콘트롤러의 동작 플로우 챠트도.
제4도는 본 발명에 따른 주 행정 전산망 시스템(TICOM)의 블럭 구성도.
제5도는 제4도에서 캐시 콘트롤러와 스누프 콘트롤러 관련 동작을 설명하는 블럭 구성도.
제6도는 본 발명에서 무효화(INVALID)주기 동작 순서도.
제7도는 본 발명에서 캐시 콘트롤러의 동작 플로우 챠트도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 공유 메인 메모리 P, P1.....PN: 프로세서
CS, CS1,.....CSN: 캐시(Cache) 및 스누프(Snoop)콘트롤러
CC : 캐시 콘트롤러 SC : 스누프 콘트롤러
본 발명은 주행정 전산망 시스템(이하 TICOM이라 칭한다)에서 캐시 응집(Cache Coherency)을 유지하기 위한 버스 동작 제어방법에 관한 것으로 특히 캐시에 해당 영역 존재(HIT)시 메모리 공유일때 무효화(INVALID)신호를 이용하여 버스동작 주기를 줄여 TICOM의 성능 향상을 도모코자 한 것이다.
일반적으로 TICOM은 제 1 도에서와 같이 공유 메인 메모리(10)를 사용하는 다수개의 프로세서(P,....PN)를 구비하고, 캐시 콘트롤러(C......CN가 각각 연결된 다수개의 프로세서(P,....PN)와 공유메인 메모리(10)를 버스(BUS)를 이용하여 연결하도록 구성되어져 있다.
이와같이 구성된 종래기술의 TICOM은 각 프로세서(P,....PN)에 연결된 캐시 콘트롤러(C,....CN)에 원하는 데이타가 존재하지 않을 경우에만 버스를 사용하도록 되어 있어 버스(BUS)의 포화 상태를 방지하게 되지만 캐시를 사용하게 되면 각 캐시에 갖고 있는 내용이 메모리와 캐시가 서로 동일하지 않게 되는 상태가 발생된다.
따라서 캐시의 동일성을 유지하기 위한 전송 현태중에 하나로 프로세서가 데이타를 기록하고자할 때 해당 영역이 캐시에 존재(Cache hit)하고 다른 캐시 영역에도 함께 존재(Shared)할때 캐시 응집을 유지하기 위해 기록을 위한 해독(Read for write)(이하 RFW라 칭한다)주기를 수행하여 다른 캐시 영역을 무효화 한 후 해당 영역에 데이타를 기록한 후 더티(Dirty)를 세팅한다.
예를들면, 프로세서(P)가 데이타를 기록할때 캐시콘트롤러(C)에 해당영역이 존재하고 이러한 존재 영역이 캐시 콘트롤러(C1) 또는 (C2)외에 존재하는 경우에는 캐시 응집을 유지하기 위해 캐시 콘트롤러(C)를 제외한 캐시 콘트롤러(C1) 또는 (C2) 등 모든 캐시 영역을 무효화 시켜야만 한다.
이와같은 동작 수행을 위해 프로세서((P)는 데이타를 기록하는 동작을 일시적으로 중단(Wait state)하고 RFW주기를 수행한다.
이때 캐시를 보유하고 있는 프로세서는 자신의 캐시에 데이타가 존재하고 있는지 여부를 확인하고 해당 데이타를 무효화 시키게 된다.
상기한 RFW 동작순서는 제 2 도와 같다.
즉, 프로세서(P)가 데이타를 기록할때 캐시에 존재하고 공유일때 프로세스(P)는 진행중인 주기를 기다리고, RFW 주기를 수행하게 된다.
제 2 도에 나타낸 바와같이 어드레스 주기(Add Cycle)를 수행한 후 공유 메모리(RP)로부터 데이타를 보낼때 까지 프로세서(P)는 계속하여 대기 상태로 있게 된다.
이때 공유 메인 메모리(10)가 다른 프로세서에 데이타를 주게 될 경우에는 프로세서(P)는 데이타 전송이 끝날때까지 계속하여 대기상태로 있게 된다.
RFW 주기 수행시 어드레스 주기 수행후 공유 메인 메모리(10)로 부터 프로세서에 데이타를 전송하는 데이타 주기를 수행하기 위해 시스템 버스를 캐취하기 때문에 다른 프로세서가 시스템 버스를 캐취하는 확률이 적어지므로 이로 인해 시스템 전체의 성능이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해소코자 하여, 캐시 응집을 유지하기 위해 시스템 버스에 무효화 신호(Invalid signal)를 실어 무효화 주기를 수행함으로써 버스 동작 주기를 줄여 TICOM의 성능 향상을 도모코자 함을 목적으로 한다.
이하, 본 발명을 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
제 4 도는 본 발명에 따른 주 행정 전산망 시스템(TICOM)의 블럭 구성도를 나타낸 것으로서, 공유 메인 메모리(10)를 사용하는 다수개의 프로세서(P,....PN)를 구비하고, 캐시 및 스누프 콘트롤러(CS,....CSN)가 각각 연결된 다수개의 프로세서(P,....PN)와 상기 공유 메인 메모리(10)를 시스템 버스(System BUS)를 이용하여 연결토록 하며, 캐시 응집을 유지하기 위하여 상기 시스템 버스(System BUS)에 무효화 신호(INV)를 실어 무효화 주기를 수행토록 한 것이다.
이와같이 구성된 본 발명의 주 행정 전산망 시스템과 관련된 버스 동작 제어방법은 제 5 도 및 제 7 도에 나타낸 바와같이 프로세서가 데이타 기록 동작 요구상태에서 캐시에 해당 영역이 존재하고 캐시 영역이 공유일때 무효화 주기를 수행하여 캐시 콘트롤러(CC)에서 무효화 신호(INV)를 시스템 버스(System BUS)에 실어 스누프 콘트롤러(SC)로부터의 어드레스(A31.....)와 이전형태(Transfer Type)(TT3......)신호 및 상기 무효화 신호(INV)를 인식한 후 캐시에 데이타를 기록하고 더티세트 후 종료하는 단계를 수행토록 함을 특징으로 하는 것이다.
이와같이 이루어진 본 발명의 동작 및 작용효과는 프로세서(P,....PN)가 데이타를 기록할때 캐시에 해당 영역이 존재하면서 캐시 영역이 공유이면 제 5 도에 도시된 캐시 콘트롤러(CC)로 부터의 무효화 신호(INV)를 시스템 버스(System BUS)에 실어 제 6 도에 나타낸 바와같이 무효화 주기를 수행한다.
이때 다른 프로세서들은 시스템 버스를 스누프하고 있다가 이전 형태 신호 및 어드레스와 무효화 신호(INV)가 동작 상태가 되면, 어드레스 택(Tag)을 비교하여 자신의 택 어드레스와 매칭되면 해당 영역의 상태를 무효화 상태로 세팅한다.
이후에, 어드레스 인식 신호를 구동시켜 정확하게 무효화 시켰다는 것을 원래의 프로세서에게 통보한다.
이에따라 원래 프로세서는 어드레스 인식신호를 감지한 후 데이타를 캐시에 기록한 후 더티(DiRTY)상태로 세트하게 된다.
상기한 무효화 주기 동작 순서는 제 6 도에 나타낸 바와같다.
이상에서 설명한 바와같이 본 발명은 주 행정 전산망 시스템에서 캐시 응집을 유지하기 위하여 시스템 버스에 무효화 신호를 실어 무효화 주기를 수행하므로써 데이타 전송주기를 사용할 필요가 없으므로 그 만큼 시스템의 성능 향상을 도모 할수가 있는 것이다.
Claims (1)
- 주 행정 전산망 시스템(TICOM)에서 다수개의 프로세서와 공유 메인 메모리를 버스를 이용하여 연결함에 있어서, 프로세서가 데이타 기록 동작 요구상태에서 캐시에 해당 영역이 존재하고 캐시 영역이 공유일때 무효화 주기를 수행하여 캐시 콘트롤러(CC)에서 무효화 신호(INV)를 시스템 버스(System BUS)에 실어 스누프 콘트롤러(SC)로부터의 어드레스(A31.....)와 이전형태(Transfer Type)(TT3.......)신호 및 상기 무효화 신호(INV)를 인식한 후 캐시에 데이타를 기록하고 더티세트 후 종료하는 단계를 수행토록 함을 특징으로 하는 주 행정 전산망 시스템(TICOM)의 캐시 응집을 위한 버스동작 제어방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920020199A KR100243033B1 (ko) | 1992-10-30 | 1992-10-30 | 주행정 전산망시스템의 캐시응집을 위한 버스동작 제어방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920020199A KR100243033B1 (ko) | 1992-10-30 | 1992-10-30 | 주행정 전산망시스템의 캐시응집을 위한 버스동작 제어방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR940009853A KR940009853A (ko) | 1994-05-24 |
KR100243033B1 true KR100243033B1 (ko) | 2000-02-01 |
Family
ID=19342127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920020199A KR100243033B1 (ko) | 1992-10-30 | 1992-10-30 | 주행정 전산망시스템의 캐시응집을 위한 버스동작 제어방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100243033B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101635952B1 (ko) | 2015-09-25 | 2016-07-04 | 이안제 | 빨래 건조대용 세탁물 고정집게 |
KR101635953B1 (ko) | 2015-09-25 | 2016-07-06 | 이안제 | 빨래 건조대의 건조봉에서 위치 고정이 가능한 세탁물 고정집게 |
-
1992
- 1992-10-30 KR KR1019920020199A patent/KR100243033B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101635952B1 (ko) | 2015-09-25 | 2016-07-04 | 이안제 | 빨래 건조대용 세탁물 고정집게 |
KR101635953B1 (ko) | 2015-09-25 | 2016-07-06 | 이안제 | 빨래 건조대의 건조봉에서 위치 고정이 가능한 세탁물 고정집게 |
Also Published As
Publication number | Publication date |
---|---|
KR940009853A (ko) | 1994-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1306312C (en) | Write-shared cache circuit for multiprocessor system | |
US6651115B2 (en) | DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces | |
US5822763A (en) | Cache coherence protocol for reducing the effects of false sharing in non-bus-based shared-memory multiprocessors | |
US5943684A (en) | Method and system of providing a cache-coherency protocol for maintaining cache coherency within a multiprocessor data-processing system | |
US5561783A (en) | Dynamic cache coherency method and apparatus using both write-back and write-through operations | |
US6463510B1 (en) | Apparatus for identifying memory requests originating on remote I/O devices as noncacheable | |
US20070226424A1 (en) | Low-cost cache coherency for accelerators | |
US6772298B2 (en) | Method and apparatus for invalidating a cache line without data return in a multi-node architecture | |
US20050204088A1 (en) | Data acquisition methods | |
JPS60237567A (ja) | 多重プロセツサシステムにおけるメモリアクセス方法および装置 | |
JPH10333985A (ja) | データ供給方法及びコンピュータ・システム | |
US7711899B2 (en) | Information processing device and data control method in information processing device | |
US5263144A (en) | Method and apparatus for sharing data between processors in a computer system | |
US20080052463A1 (en) | Method and apparatus to implement cache-coherent network interfaces | |
JPH04102948A (ja) | データ処理システム及び方法 | |
US5701422A (en) | Method for ensuring cycle ordering requirements within a hierarchical bus system including split-transaction buses | |
US6578114B2 (en) | Method and apparatus for altering data length to zero to maintain cache coherency | |
US5978886A (en) | Method and apparatus for duplicating tag systems to maintain addresses of CPU data stored in write buffers external to a cache | |
KR100243033B1 (ko) | 주행정 전산망시스템의 캐시응집을 위한 버스동작 제어방법 | |
US6496907B1 (en) | System and method for updating from a read-only to a read-write entry and concurrently invalidating stale cache copies from head-to-tail and tail-to-head directions | |
US6021466A (en) | Transferring data between caches in a multiple processor environment | |
US6584550B1 (en) | System and method for updating a head entry from read-only to read-write and allowing a list to expand in a cache-coherence sharing list | |
US5907853A (en) | Method and apparatus for maintaining duplicate cache tags with selectable width | |
USRE38514E1 (en) | System for and method of efficiently controlling memory accesses in a multiprocessor computer system | |
US6338116B1 (en) | Method and apparatus for a data-less write operation within a cache memory hierarchy for a data processing system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20041005 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |