KR100239846B1

KR100239846B1 - 멀티마스터 시스템용 버스 중재방법

Info

Publication number: KR100239846B1
Application number: KR1019920005262A
Authority: KR
Inventors: 한스-유겐데소르; 소엔케메르가르트
Original assignee: 볼프강 자우어; 미크로나스 인터메탈 게엠베하
Priority date: 1991-03-30
Filing date: 1992-03-28
Publication date: 2000-01-15
Also published as: EP0506988A1; EP0506988B1; JPH05120214A; JP3421361B2; KR920018589A; DE59109134D1

Abstract

전역 데이터버스(DB)를 공유하는 복수의 마스터(M1-Mm) 및 전역 식별버스(IDB)를 공유하는 복수의 중재기(BA1-BAm)를 구비하는 멀티마스터 시스템용 버스중재방법이 설명되어 있다. 각각의 버스중재기(BA1-BA4)는 식별버스(IDB)에 버스중재기(BA1-BAm)에 관계되는 마스터(M1-Mm)의 우선순위를 나타내는 K-비트 크기의 식별워드(IDW1-IDW4)를 포함하는 버스요구신호(BRQT1-BRQT4)를 인가한다. 버스허가 싸이클의 각각의 우선순위부여 단계에서 동일한 유효도의 비트들을 논리적으로 조합함에 의해 식별버스(IDB)위에 논리레벨이 생성된다. 이후 상기 논리레벨은 인가된 식별워드(IDW1-IDW4)의 대응하는 비트들과 비교된다. 본 발명에 따르면, 버스중재기(BA1-BA4)의 식별워드(IDW1-IDW4)의 K-비트들이 시간 등급화된 기준에 따라 식별버스(IDB)위에 실려진다. 그리고 버스허가 싸이클(BZ1-BZ4)의 각각의 우선순위 부여단계에서, 식별워드(IDW1-IDW4)의 시간 등급화된 비트들만이 동일한 유효도의 식별버스(IDB)위에 실려지고, 버스허가 싸이클(BZ1-BZ4)의 각각의 우선순위부여 단계에서 상기 우선순위부여 단계에서 식별버스(IDB)위에 실려진 비트가 식별버스(IDB)의 논리레벨과 일치하지 않는 버스중재기들(BA1-BA4)은 상기 버스허가 싸이클의 버스중재로부터 제거된다.

Description

멀티마스터 시스템용 버스 중재 방법

제1도는 멀티마스터 시스템의 일실시예를 도시한 도면.

제2도는 버스 중재 방법의 제1실시예에 대한 개략도.

제3도는 버스 중재 방법의 바람직한 실시예에 대한 개략도.

제4도는 제3도의 실시예에서의 버스 중재기를 도시한 도면.

제5도는 제3도의 실시예에서의 우선 순위 검출기를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

M1~Mm : 마스터 BA1~BAm : 버스 중재기

R1~Rn : 수신단 MA1~MAm : 마스터 접속선

BAA1~BAAm : 버스 중재기 접속선 RA1~RAm : 수신단 접속선

DB : 공통 데이터 버스 IDB : 식별 버스

PD : 우선 순위 검출기 MBRQ : 마스터 버스 요구 신호

BRQ : 버스 요구 신호 IDW : 식별 워드

MBGT : 마스터 버스 허가 신호 ST : 시스템 클록

BZ : 버스 허가 사이클 MSB : 최상위 비트

SMSB : 다음의 최상위 비트 LSB : 최하위 비트

LP : 논리 레벨 라인 PL : 우선 순위 선정 논리 회로

LS : 논리 회로 TS : 제어 회로

AL : 중재기 접속선 SE : 제어 입력단

SA : 제어 출력단 Z, ZZ, ZW : 지연 소자

DL : 검출기 논리 RBGT : 수신단 버스 허가 신호

본 발명은 전역(global) 데이터 버스를 공유하는 복수의 마스터 및 전역 식별 버스를 공유하는 복수의 버스 중재기를 구비하는 멀티마스터 시스템용 버스 중재 방법에 관한 것이다.

상기 멀티마스터 시스템용 버스 중재 방법에 있어서, 버스 허가 사이클의 버스 중재와 관련되는 각 버스 중재기는 그 버스 중재기와 관련되는 마스터의 우선 순위를 표시하는 K-비트 크기의 식별 워드를 포함한 버스 요구 신호를 식별 버스에 인가하고, 버스 허가 사이클의 각 우선 순위 선정 단계에서는 중요도(significance)가 동일한 식별 워드의 각 비트에 논리 연산을 적용함으로써 식별 버스의 논리 레벨이 생성되며, 또 각 우선 순위 선정 단계에서는 식별 버스의 논리 레벨을 식별 워드의 대응 비트들과 비교한다.

이러한 멀티마스터 시스템용 버스 중재 방법은 공지되어 있다. 버스 허가 사이클의 각 우선 순위 선정 단계에서는, 각 유효(active) 버스 중재기가 식별 워드의 K 비트 전부를 K-비트 크기의 식별 버스에 전송한다. 중요도가 동일한 전송된 식별 워드의 비트들에 논리 연산을 적용함으로써 K개의 논리 레벨이 동시에 생성되며, 그 논리 레벨은 멀티마스터 시스템의 버스 중재기에 의해 다시금 판독된다. 각 식별 버스의 논리 레벨은 식별 워드의 최상위 비트(MSB)로부터 시작하여 계속적으로 대응 비트들과 비교된다. 다음에, 각 버스 중재기는 식별 버스상에 논리 1레벨이 존재하는 식별 워드의 최하위 0비트로부터 시작하여 상기 식별 워드의 모든 저순위의 1비트들을 0비트들로 대체한다. 상기 버스 허가 사이클의 제2 우선 순위 선정 단계에서는 수정된 식별 워드가 원래의 식별 워드를 대신하여 식별 버스로 전송되어 제1 우선 순위 선정 단계에서와 유사한 방식으로 처리된다. 이러한 반복 버스 중재의 과정이 식별 버스에 K개의 논리 레벨이 나타날 때까지 계속되며, 그 K개의 논리 레벨은 유효 버스 중재기의 원래 식별 워드 중에서 하나를 구성하는 K개의 비트에 부합한다. 그런 다음, 버스 중재기는 허가 신호를 발생하고, 상기 허가 신호는 중재기의 마스터에 전역 데이터 버스를 제어하도록 지시한다.

이러한 공지된 방법에는 멀티마스터 시스템의 하드웨어 실행 및 동작 속도에 악영향을 미치는 등의 문제점들이 존재한다. 버스 중재를 실행하기 위해서는, 각 우선 순위 선정 단계에서 각 식별 워드의 모든 K개 비트들을 K-비트 크기의 식별 버스에 병렬로 실을 필요가 있다. K-비트 크기의 버스 중재기 접속선을 통해 버스 중재기가 식별 버스에 접속되기 때문에, 이와 같은 크기의 식별 버스를 실행하는데 필요한 K개의 레벨 라인은 멀티마스터 시스템의 구조를 현저히 복잡하게 하고, 멀티마스터 시스템의 버스 중재기를 배선할 때 문제가 된다. 이상과 같은 문제점들은 식별 버스가 집적 회로의 일부분으로서 실행되어야 할 때 특히 좋지 않은 결과를 가져온다.

종래의 방법에 있어서의 특별한 문제점은, 식별 워드의 모든 K개 비트들의 동시 병렬 처리가 버스 허가 사이클의 각각의 우선 순위 선정 단계에서 필요하며, 수 개의 연속적인 버스 허가 사이클의 버스 중재가 중첩하여 실행될 수 없다는 데 있다. 따라서, 이것은 2번의 연속적인 전역 데이타 버스의 할당에는 버스 허가 사이클의 버스 중재에 요구되는 우선 순위 선정 시간이 경과되므로 멀티마스터 시스템의 동작 속도를 저하시키게 된다. K-비트의 식별 워드를 가지는 종래의 방법에 있어서는 상기 우선 순위 선정 시간은 버스 허가 사이클에서 필요한 K 번의 우선 순위 선정 단계를 실행하는데 요구되는 시간과 동일하다.

이와 같은 문제점을 해결하기 위하여, 본 발명은 멀티마스터 시스템의 버스 중재 과정을 상당히 단순한 방식으로 실행할 수 있도록 종래의 방법을 개선하는 것을 그 목적으로 하고 있다. 또한, 본 발명에 따른 버스 중재 방법을 사용하는 멀티마스터 시스템에 버스 중재기 및 우선 순위 검출기가 제공된다.

본 발명에 따른 방법은 버스 허가 사이클의 버스 중재에 관련되는 버스 중재기의 식별 워드의 K개 비트들이 시간대별(time-graded)로 식별 버스에 실려지고, 버스 허가 사이클의 각각의 우선 순위 선정 단계에서는 중요도가 동일한 식별 워드의 비트들만 식별 버스에 실려지고, 버스 허가 사이클의 각각의 우선 순위 선정 단계에서는 상기 우선 순위 선정 단계에서 식별 버스에 실려지는 식별 워드의 비트가 식별 버스의 논리 레벨에 일치하지 않는 경우에 버스 중재기가 상기 버스 허가 사이클의 버스 중재로부터 제거되는 것을 특징으로 한다.

본 발명에 따른 방법은 멀티마스터 시스템의 특히 단순한 하드웨어 실행을 가능케 하는 장점이 있다. 즉, 본 발명에 따른 버스 중재를 실행하기 위하여, 식별 버스는 1비트 크기만으로 된, 즉 단일 레벨 라인으로 구성되어야 한다. 이것은 식별 워드의 각 비트의 시간대별 전송에 의해 요구되는 레벨 라인의 수를 상당히 감소시키며, 식별 버스의 하드웨어 실행을 상당히 단순화시킨다. 바람직하게는, 식별 버스의 논리 레벨은 식별 버스의 레벨 라인을 통하여 멀티마스터 시스템의 개별 마스터의 출력을 결합하는 결선된 OR(wired OR) 또는 결선된 AND에 의해 형성된다.

본 발명에 따른 양호한 실시예에서, 시간 연속적으로 이어지는 수 개의 버스 허가 사이클의 수 개의 우선 순위 선정 단계는 각 버스 허가 사이클의 각 우선 순위 선정 단계에서 전송되는 식별 워드에 논리 연산을 적용하여 식별 버스의 각 레벨 라인의 논리 레벨을 동시에 생성함으로써 실행된다. 본 발명에 따른 방법의 상기의 양호한 실시예는 버스 허가 사이클을 중첩하는 버스 중재를 가능케 한다. 본 발명에 따른 방법에 의하면 버스 허가 사이클의 버스 중재에 요구되는 우선 순위 선정 시간을 상당히 감소시키기 때문에, 멀티마스터 시스템의 동작 속도를 더 높게 할 수 있게 된다.

본 발명의 추가적인 장점에 따르면, K-비트 크기의 식별 워드의 경우에 있어서, K개의 연속적인 버스 허가 사이클의 K 번의 우선 순위 선정 단계들은 동시에 실행된다. 본 발명의 방법에 의하면 멀티마스터 시스템의 동작 속도가 더 증가되는데, 이는 버스 허가 사이클의 버스 중재에 요구되는 우선 순위 선정 시간이 더 감소되기 때문이다. 즉, 두번의 연속적인 버스 허가 사이클의 두번의 연속적인 버스 할당 사이에 1회의 우선 순위 선정 단계를 실행하는데 요구되는 시간이 경과한다. 이같은 방법에 의해 동작 속도가 종래의 방법보다 K 배 향상될 수 있다.

본 발명은 첨부된 도면과 연관되는 본 발명의 실시예에 관한 이하의 설명을 통해 명백해질 것이다.

표기의 편의를 위해 다음의 설명에서는 멀티마스터 시스템의 구성 소자와 그 구성 소자에 의해 생성되거나 처리되는 신호를 표기하기 위하여 다음과 같은 사항이 규정된다. 즉, 구성 소자와 신호는 대문자로 표기한다. 대문자 다음에 오는 숫자 또는 소문자는 멀티마스터 시스템의 특정 구성 소자를 의미한다(예컨대, M1은 멀티마스터 시스템의 복수의 마스터(M)중 제1 마스터를 의미). 숫자나 소문자가 뒤따르지 않는 표기는 임의의 구성 소자 또는 신호를 지칭하거나 상기 구성 소자 또는 신호 전체를 지칭한다.

제1도는 수 개의 마스터(M1~Mm)가 공통 데이터 버스(DB)를 공유하는 멀티마스터 시스템을 도시하며, 각각의 마스터는 데이터 버스에 단방향 또는 양방향의 마스터 접속선(MA1~MAm)을 통하여 접속되어 있다. 각각의 마스터(M1~Mm)는 그에 부속하는 버스 중재기(BA1~BAm)를 가지며, 상기 중재기는 양방향의 버스 중재기 접속선(BAA1~BAAm)을 통하여 식별 버스(IDB)에 접속된다.

임의의 마스터(M)가 데이터 버스(DB)에 액세스하고자 할 경우에, 마스터는 이와 같은 버스 요구를 버스 요구 신호(MBRQ, 마스터 버스 요구 신호)로서 그에 부속된 버스 중재기(BA)로 보낸다. 그러면, 버스 중재기(BA)는 식별 버스(IDB)로 요구신호(BRQ, 버스 요구 신호)를 보낸다. 상기 버스 요구 신호(BRQ)는 마스터(M)에 할당된 우선 순위를 특징짓는 식별 워드(IDW)를 포함한다. 만일, 2개 이상의 중재기(BA)가 버스 허가 사이클(BZ)동안 동시에 식별 버스(IDB)에 요구 신호(BRQ)를 인가하는 경우 우선 순위가 (최고 또는 최저로) 할당된 마스터(M)에 데이터 버스(DB)가 할당되도록 하는 버스 중재 기법이 필요하게 된다. 이러한 버스 중재에 대해서는 추후 설명될 것이다. 이어서, 마스터(M)의 버스 중재기(BA)는 허가 신호(MBGT, 마스터 버스 허가 신호)를 마스터(M)로 보낸다. 그러면, 마스터 데이터 버스(DB)를 제어하여 그의 데이터 전송을 실행한다.

다수의 수신단(R1~Rn)이 단방향 또는 양방향의 수신단 접속선(RA1~RAn)을 통하여 멀티 버스 시스템의 전역 데이터 버스(DB)에 각각 접속되어 있다. 각각의 수신단에는 우선 순위 검출기(PD)가 연결되어 있으며, 상기 검출기는 식별 버스(IDB)로부터 우선 순위가 선정된 마스터(M)의 식별 워드(IDW)를 수신하여 평가한다. 상기 우선 순위 검출기(PD)는, 우선 순위가 선정된 마스터(M)에 의해 데이터 버스(DB)에 실려진 데이터가 그 데이터의 수신단(R)으로 지정되어 있는지, 또는 데이터 버스(DB)의 데이터가 수신단(R)에 의해 무시될 것인지를 결정한다.

상기 방법의 제1실시예에서의 멀티마스터 시스템에 사용되는 버스 중재 기법은 제2도를 통하여 설명될 것이다. 제2도는 버스 허가 사이클의 각각의 우선 순위 선정 단계에서 발생하는 동작들을 개략적으로 도시한다. 각각의 우선 순위 선정 단계는 신호 처리 동작들을 제어하는 시스템 클록(ST)의 한 주기동안에 이루어진다. 간단히 말하면, 4개의 마스터(M1~M4)가 버스 요구 신호(BRQ1~BRQ4)를 통하여 공통 데이터 버스(DB)로의 액세스를 요구하기 위하여 제1 버스 허가 사이클(BZ1) 동안에 버스 요구 신호(MBRQ1~MBRQ4)로 버스 중재기(BA1~BA4)를 실행시키는 실시예를 통하여 가정될 것이다. 또한, 제1(제2, 제3, 제4) 마스터(M1)(M2, M3, M4)에는 각각 1(2, 6, 3)의 우선 순위가 할당된 것으로 가정될 것이다. 따라서, 마스터(M1)(M2, M3, M4)의 K=3 비트 크기의 제1(제2, 제3, 제4) 식별 워드(IDW1)(IDW2, IDW3, IDW4)는 001(010, 110, 011)이 된다.

멀티마스터 시스템용의 버스 중재 과정은 멀티마스터 시스템의 버스 중재기(BA1~BA4)가 식별 버스(IDB)에서 논리 0이 논리 1보다 더 우세하도록 모두 AND로 결선되는 것에서 시작한다. 이것은 이후부터 “버스 중재기 접속선의 결선 된 AND”라고 지칭된다. 그 결과, 최저 우선 순위의 마스터(M)에 언제나 우선 순위가 할당된다.

버스 중재과정은 다음과 같이 이루어진다. 제1 버스 허가 사이클(BZ1)의 제1 우선 순위 선정 단계(즉, 멀티마스터 시스템의 신호 처리 동작을 제어하는 시스템 클록(ST)의 제1 주기(ST1)동안)에서, 제1 버스 허가 사이클(BZ1)에 관련되고 대응하는 버스 요구 신호(MBRQ1~MBRQ4)를 통하여 마스터(M1~M4)에 의해 활성화되는 버스 중재기(BA1~BA4)는 식별 워드(IDW1~IDW4)의 최상위 비트(MSB1~MSB4)를 1비트 크기(즉, 단일 레벨 라인(LP1)만을 가짐)의 식별 버스(IDB)에 인가한다(제4도 참조). 상기 버스 중재기 접속선(BAA1~BAA4)이 AND 결선되어(제4도 참조) 식별 버스(IDB)는 논리 레벨 LP=0을 나타낸다. 각각의 버스 중재기(BA1~BA4)는 식별 버스(IDB)의 논리 레벨 LP=0을, 그의 식별 워드(IDW1~IDW4)의 최상위 비트(MSB1~MSB4)와 비교한다.

이때, 각 식별 워드(IDW1~IDW4)의 최상위 비트(MSB1~MSB4)가 식별 버스(IDB)의 논리 레벨 LP=0과 일치하지 않는 경우, 각 버스 중재기(BA1~BA4)는 식별 버스(IDB)로부터 분리된다. 그리하여, 상기 중재기는 버스 중재로부터 배제되고, 따라서 다음의 제1 버스 허가 사이클(BZ1)에서의 우선 순위 선정 단계에 참여하지 않게 된다. 상술한 경우에 있어서는, 식별 워드(IDW3)의 최상위 비트(MSB3)가 식별 버스(IDB)의 논리 레벨 LP=0과 일치하지 않으므로, 버스 중재기(BA3) 및 그의 마스터(M3)는 제1 버스 허가 사이클(BZ1)의 제2 우선 순위 선정 단계에서는 참여하지 않는다. 이같은 상황은 제2도에서 "X"로 표시되어 있다.

제2 우선 순위 선정 단계(즉, 시스템 클록의 제2주기(ST2)동안)에서는, 제1 우선 순위 선정 단계에서 배제되지 않은 버스 중재기(즉, 중재기 BA1, BA2, BA4)는 식별 워드(IDW1, IDW2, IDW4)의 다음의 최상위 비트(SMSB1=0, SMSB2=1, SMSB4=1)를 식별 버스(IDB)상에 싣는다. 이제, 식별 버스(IDB)의 논리 레벨 LP=0을 나타낸다. 그러면, 상기 제2 및 제4의 식별 워드(IDW2, IDW4)의 다음의 최상위 비트(SMSB2, SMSB4) 각각은 이제 더이상 식별 버스(IDB)의 논리 레벨 LP=0과 일치하지 않게 된다. 따라서, 버스 중재기(BA2, BA4) 및 그의 마스터(M2, M4)는 제1 버스 허가 사이클(BZ1)의 버스 중재 과정에서 배제된다.

제3의 우선 순위 선정 단계(즉, 시스템 클록의 제2주기(ST3)동안)에서는 중재기(BA1)만이 버스 중재에 참여한다. 제1 식별 워드(IDW1)의 최하위 비트(LSB=1)가 식별 버스(IDB)상에 실려진다. 모든 다른 마스터(M2~M4)는 버스 중재 과정에서 이미 배제되었으므로 식별 버스는 논리 레벨 LP=1을 나타낸다. 이 논리 레벨은 상기 최하위 비트의 2진 값 LSB=1과 일치하므로, 버스 중재기(BA1)는 버스 허가 신호(MBGT1)를 생성하여 마스터(M1)에 인가한다. 상기 마스터는 데이터 버스(DB)의 제어를 취한다.

K-비트 크기의 식별 워드(IDW)를 가지는 경우의 상기 방법은 통상적으로 당업자에 의해 손쉽게 실행될 수 있다. 즉, 제1 버스 허가 사이클(BZ1)에서의 K번의 우선 순위 선정 단계중 제1단계에서는, 상술한 바와 유사한 방법으로 상기 버스 허가 사이클(BZ1)에 참여하는 버스 중재기(BA)의 식별 워드(IDW)의 최상위 비트(MSB)가 식별 버스(IDB)에 실려진다. 식별 워드(IDW)의 최상위 비트(MSB)를 제1 우선 순위 선정 단계에서 나타나는 식별 버스(IDB)의 논리 레벨(LP)과 비교하므로써, 상기 논리 레벨과 일치하지 않는 최상위 비트를 가지는 버스 중재기(BA)는 버스 허가 사이클의 버스 중재 과정으로부터 제거된다. 다음에 이어지는 K-1 번째의 우선 순위 선정 단계에서도 그 과정은 제1 우선 순위 선정 단계와 유사하며, 다만 최상위 비트(MSB)대신에 제1 버스허가 사이클(BZ1)에서의 이전의 우선 순위 선정 단계에서 아직 제거되지 않은 버스 중재기(BA)의 식별 워드(IDW)의 다음의 최상위 비트(SMSB)가 식별 버스(IDB)에 실려지는 것만이 상이하다. 제1 버스 허가 사이클(BZ1)의 마지막, 즉 K 번째의 우선 순위 선정 단계에서는 최대 2개의 버스 중재기(BA)가 여전히 활성화 되는데, 그 둘 중에서 식별 워드(IDW)의 최하위 비트(LSB)의 값이 식별 버스(IDB)의 논리 레벨(LP)(이 레벨은 2개의 최하위 비트(LSB)를 논리적으로 결합함으로써 형성된다)과 일치하는 버스 중재기가 허가 신호(MBGT)를 관련 마스터에 제공한다.

상술한 바와 같은 멀티마스터 시스템용 버스 중재 방법의 제1실시예에서는, 버스 중재기 접속선(BAA)의 결선 AND에 따라서 공통 데이터 버스(DB)가 최저 우선 순위를 갖는 마스터(M)에 할당된다라고 가정되었다. 이러한 방법은 최고 우선 순위의 마스터에 할당되도록 수정될 수도 있는데, 이 경우에는 버스 중재기 접속선(BAA)의 결선 AND를 결선 OR으로 대체하기만 하면 된다. 그러면 상술한 방법에서의 각각의 우선 순위 선정 단계들은 수정없이 그대로 채택될 수 있다.

상기 제1 실시예에 의해서, 멀티마스터 시스템의 하드웨어 실행을 현저히 단순화할 수 있다. 즉, 중요도가 동일한 비트들의 시간대별 전송(time-graded transmision)에 의해서 종래의 방법에서보다 훨씬 단순화된 설계의 식별 버스(IDB)를 실현할 수 있는데, 상기 식별 버스에서는 각 우선 순위 선정 단계에서 식별 워드 각각의 모든 K 비트들이 버스 중재 과정의 신호 처리 동작에 동시에 도입된다. 따라서, 상술한 방법을 실행하는데에는 단일의 레벨 라인을 갖는 하나의 식별 버스(IDB)만이 필요하다. 버스 중재에 요구되는 우선 순위 선정 시간은 종래의 방법에 있어서와 같이 멀티마스터 시스템의 신호 처리 동작을 제어하는 시스템 클록(ST)의 K개 주기(ST1~STK)이다. 따라서, 식별 버스(IDB)의 현저한 단순화에도 불구하고, 단일 버스 허가 사이클의 버스 중재에 요구되는 우선 순위 선정 시간은 확장되지 않는다.

다음에서 설명되는 바람직한 실시예에 의하면, 버스 허가 사이클을 중첩하여 버스 중재를 실시하는 것이 가능하기 때문에, 우선 순위 선정 시간이 상당히 감소된다. 즉, 하나의 버스 허가 사이클의 버스 중재에 요구되는 우선 순위 선정 시간은 인자 K 만큼 단축되고, 따라서 종래 방법과 비교하면 마스터 시스템의 동작 속도는 인자 K 만큼 증가한다.

제 3도에서 개략적으로 도시되어 있는 과정을 설명하기 위하여, 제1 버스 허가 사이클(BZ1)에서는 상술한 방법과 유사하게 마스터(M1~M4)가 공통 데이터 버스(DB)에 액세스하고자 희망한다고 가정한다. 또, 제2 버스 허가 사이클(BZ2)에서는, 마스터(M2, M3, M4)가 데이터 버스(DB)에 접근하고자 함을 나타낸다고 가정하고, 제3 버스 허가 사이클(BZ3)에서는 마스터(M1, M2, M3)가 데이터 버스(DB)의 사용을 요구한다고 가정한다.

다음에서 설명될 본 발명의 바람직한 실시예에서 3비트(통상 K 비트) 식별 워드(IDW)와 동일한 크기의 식별 버스(IDB)를 필요로 하므로 상기 식별 버스는 3개의(통상 K개) 레벨 라인(LP1, LP2, LP3)을 가지게 된다. 버스 중재의 과정을 다음과 같다.

제1 시스템 클록 주기(ST1)(즉, 제1 버스 허가 사이클(BZ1)의 제1 우선 순위 선정 단계)에서는, 식별 워드(IDW1~IDW4)의 최상위 비트(MSB1~MSB4)들은 식별 버스(IDB)의 제1 레벨 라인(LP1)상에 실려지며, 상기 레벨 라인의 논리 레벨은 제1실시예에서와 마찬가지로 0을 나타낸다(즉, LP1=0).

제2 시스템 클록 주기(ST2)(즉, 제1 버스 허가 사이클(BZ1)의 제2 우선 순위 선정 단계, 또는 제2 버스 허가 사이클(BZ2)의 제1 우선 순위 선정 단계)에서는, 제1 버스 허가 사이클의 버스 중재에 여전히 참여하는 버스 중재기(BA1, BA2, BA4)의 다음의 최상위 비트(SMSB1, SMSB2, SMSB4)들이 제2 레벨 라인(LP2)에 실려지며, 상기 레벨 라인의 논리 레벨은 0을 나타낸다(즉, LP2=0). 따라서, 버스 중재기(BA2, BA3) 및 마스터(M2, M3)는 제1 버스 허가 사이클(BZ1)의 버스 중재 과정으로부터 배제된다.

제1 버스 허가 사이클(BZ1)의 제2 우선 순위 선정 단계의 버스 중재에 참여 하는 버스 중재기(BA1, BA2, BA4)의 다음의 최상위 비트(SMSB)들을 처리 하는 것과 동시에, 제2 버스 허가 사이클(BZ2)의 제1 우선 순위 선정 단계가 실행된다. 즉, 상기 제2 버스 허가 사이클(BZ2)에서 활성화 되어있는 버스 중재기(BA2, BA3, BA4)들은 식별 워드(IDW2~IDW4)의 최상위 비트(MSB2~MSB4)들을 식별 버스(IDB)의 제1 레벨 라인(LP1)에 인가한다. 상기 레벨 라인의 논리 레벨이 0을 나타냄으로써(즉, LP1=0), 제2 버스 허가 사이클(BZ2)의 버스 중재 과정으로부터 마스터(M3)가 배제된다.

제3 시스템 클록 주기(ST3)(즉, 제1 버스 허가 사이클(BZ1)의 제3 우선 순위 선정 단계, 또는 제2 버스 허가 사이클(BZ2)의 제2 우선 순위 선정 단계, 또는 제3 버스 허가 사이클(BZ3)의 제1 우선 순위 선정 단계)에서는, 다음과 같은 신호 처리 동작이 실행된다. 즉, 버스 중재기(BA1)는 제1 식별 워드(IDW1)의 최하위 비트(LSB1)를 식별 버스(IDB)의 제3 레벨 라인(LP3)에 싣고, 제3 시스템 클록 주기(ST3)의 끝에서 데이터 버스(DB)를 제어할 수 있게 된다.

그와 동시에, 제2 버스 허가 사이클의 제2 우선 순위 선정 단계가 실행된다. 즉, 버스 중재기(BA2, BA4)는 다음의 최상위 비트(SMSB2, SMSB4)를 논리 레벨 LP2=1을 나타내는 식별 버스(IDB)의 제2 레벨 라인(LP2)에 실른다. 상기 제2 레벨 라인의 논리 레벨은 1을 나타낸다(즉, LP2=1). 그러면, 2개의 다음의 최상위 비트(SMSB2, SM SB4)에 적용된 논리 연산에 의해 제2 레벨 라인(LP2)상에 형성되는 논리 레벨(LP2=1)이 2개 비트(SMSB2, SMSB4)와 각각 일치하므로, 제2 버스 허가 사이클(BZ2)의 제2 우선 순위 선정 단계에서는 제2 버스 허가 사이클(BZ2)의 버스 중재에 참여하는 마스터(M2, M4)중에서 그 어느 것도 배제되지 않는다.

또한, 제3 버스 허가 사이클(BZ3)의 제1 우선 순위 선정 단계가 제3 시스템 클록 주기(ST3)동안에 실행된다. 상기 제3 버스 허가 사이클(BZ3)에서 활성화 되는 버스 중재기(BA1, BA2, BA3)들은, 식별 워드(IDW1~IDW3)의 최상위 비트(MSB1~MSB3)들을 식별 버스(IDB)의 제1 레벨 라인(LP1)상에 위치시킨다. 그 결과로서 생성되는 식별 버스(IDB)의 제1 레벨 라인(LP1)의 논리 레벨(LP1=0)에 의해서 버스 중재기(BA3)가 식별 버스(IDB)로부터 스스로 분리되어 상기 중재기의 마스터(M3)도 제3 버스 허가 사이클(BZ3)의 버스 중재에서 배제된다.

제3 버스 허가 사이클(BZ3)의 제2 우선 순위선정 단계 및 제4 버스 허가 사이클(BZ4)(제3도에 명시적으로 도시되어 있지 않음)의 제1 우선 순위 선정 단계이외에도, 제4 시스템 클록 주기(ST4)에서는 제2 버스 허가 사이클(BZ2)의 제3 우선 순위 선정 단계가 실행된다. 상기 제4 시스템 클록(ST4) 내에서 실행되는 신호 처리는 3개의 시스템 클록 주기 (ST1~ST3) 내에서 발생하는 버스 중재에 대한 설명과 연관되는 제3도로부터 알 수 있으므로 자세히 설명할 필요가 없다. 한가지 중요한 것은, 제4시스템 클록 주기(ST4)의 끝에서 제2 버스 허가 사이클(BZ2)의 버스 중재가 완료되어, 마스터(M2)는 공통 데이터 버스(DB)를 제어할 수 있게 된다.

제5 시스템 클록 주기(ST5)에서는 제4 버스 허가 사이클(BZ4)(제3도에서 명시적으로 되시되어 있지 않음)의 제2 우선 순위 선정 단계 및 제5 버스 허가 사이클(BZ5)의 제1 우선 순위 선정 단계(이것 역시 명시적으로 도시되지는 않았다)와 동시에, 제1 버스 허가 사이클(BZ1)의 제3의, 즉 마지막의 우선 순위 선정 단계가 실행된다.

상술한 처음 5개의 시스템 클록 주기(ST1~ST5)에 관한 설명으로부터 알수 있듯이 버스 허용 사이클을 중첩하는 분산 버스 중재에 관한 다른 과정은 명백한 것이므로, 어떤 다른 설명은 필요없다.

상술한 버스 중재 방법의 바람직한 실시예의 현저한 특징은 제1 버스 허가 사이클((BZ1)(즉, 3(K)개의 시스템 클록 주기(ST1~ST3(STK))의 제1 우선 순위 선정 시간을 제외하고는 단일 시스템 클록 주기(ST)와 항상 같은 현저히 단축된 우선 순위 선정 시간을 극도로 단축시키는 것이다.

제4도는 멀티마스터 시스템의 버스 중재기(BA) 각각에 포함되는 우선 순위 선정 논리 회로(PL)를 도시한다. 상기 논리 회로는 상술한 버스 중재의 신호 처리 동작을 실행한다. 제4도의 우선 순위 선정 논리 회로(PL)는 3비트 크기의 식별 워드(IDW)용으로 설계된 것이다. 이것은 우선 순위 선정 논리 회로(PL)의 설계 및 동작의 보편화를 제한하지 않는다. 우선 순위 선정 논리 회로(PL)의 상기 실시예로부터 모든 주요 특징들을 알 수 있다.

마스터(M)에 의해 생성되는 버스 요구 신호(MBRQ)는 우선 순위 선정 논리 회로(PL)의 입력단(PL1')에 인가된다. 상기 입력단에는 대략적으로 동일한 3개의 논리 회로(LS1, LS2, LS3)가 접속되어 있다. 제1 논리 회로(LS1)는 압력단(PL')에 인가되는 버스 요구 신호(MBRQ)가 공급되는 제1 입력단(G1')을 가진 제1 AND 게이트(G1)를 포함한다. 제1 AND 게이트(G1)의 제2 입력단(G1")에는 식별 워드(IDW)의 최상위 비트(MSB)가 공급된다. 제1 AND 게이트(G1)의 출력단(G1A)은 제2 AND 게이트(G2)의 제1 반전 입력단(G2') 및 EXNOR 게이트(XG)의 제1 입력단(XG')에 결합된다. 제2 AND 게이트(G2)의 제2 입력단(G2")에는 제1 논리 회로(LS1)의 제어 입력단(SE)을 통하여 인가되는 제어 신호(TS1)가 공급된다. 제2 AND 게이트(G2)의 출력단(G2A)에 나타나는 신호는 전계 효과 트랜지스터(T)의 게이트 입력단 (GE)에 인가되며, 상기 트랜지스터(T)의 소오스 단자(SRE)는 접지되어 있다. 전계 효과 트랜지스터(T)의 드레인 단자(DA)는 양방향 버스 중재기 접속선(BAA)의 제1 중재기 라인(AL1)을 통하여 식별 버스(IDB)의 제1 레벨 라인(LP1)에 접속된다. 상기 제1 레벨 라인(LP1)은 외부의 제1 부하 저항기(PU1)를 통하여 외부 전압원(V)에 접속된다. 상기 외부 부하 저항기(PU1)의 풀업(pull-up) 기능은 다른 방법에 의해서도 실행될 수 있을 것이다. 예컨대, 수동적으로는 공핍형 부하에 의해서 실행되거나 또는 능동적으로는 멀티마스터 시스템의 시스템 클록(ST)의 반주기 동안에 레벨 라인(LP1)의 전압 레벨의 동적 풀업(pull-up)에 의해서 실행될 수 있다. EXNOR 게이트(XG)의 제2 입력단(XG")은 제1 레벨 라인(LP1)에 접속된다. EXNOR 게이트(XG)의 출력단(XGA)은 제3 AND 게이트(G3)의 제1 입력단(G3')에 결합되며, 상기 게이트(G3)의 제2 입력단(G3")에는 논리 회로(LS1)의 제어 입력단(SE)에 인가되는 제어 신호(TS1)가 공급된다. 제3 AND 게이트(G3)의 출력단(G3A)은 논리 회로(LS1)의 제어 출력단(SA)에 접속된다.

제2 및 제3의 논리 회로(LS2, LS3)는 다음의 세가지 점에서 상기 제1 논리 회로(LS1)와 상이하다. 제2 논리 회로(LS2)내의 제1 AND 게이트(G1)의 제2 입력단(G1")에는 식별 워드(IDW)의 다음의 최상위 비트(SMSB)가 공급되고, 제3 논리 회로(LS3)내의 제1 AND 게이트(G1)의 제2 입력단(G1")에는 식별 워드(IDW)의 최하위 비트(LSB)가 공급된다. 제1 AND 게이트(G1)의 출력단(G1A)과 제2 AND 게이트(G2)의 제1 입력단(G2') 사이에는 지연 소자(Z, ZZ)가 삽입되는데, 상기 지연 소자는 멀티마스터 시스템의 신호 처리를 제어하는 시스템 클록(ST)의 한 주기(논리 회로 LS2 에서) 또는 두 주기(논리 회로 LS3 에서) 만큼 그의 입력단(Z1', Z_Z ')에 인가되는 신호를 지연시킨다. 제2 및 제3 논리 회로(LS2, LS3)내의 전계 효과 트랜지스터(T)의 드레인 단자(DA)는 제2 및 제3 중재기 라인(AL2, AL3)을 통하여 식별 버스(IDB)의 제2 및 제3의 레벨 라인(LP2, LP3)에 접속된다. 상기 레벨 라인들은 제1 및 제2 부하 저항기(PUT2, PUT3)를 통하여 외부 전압원(V)에 각각 연결된다.

제1 논리 회로(LS1)의 제어 입력단(SE)에는 항상 논리 1로 고정된 제1 제어 신호(TS1)가 공급된다. 제어 입력단(SE)에 외부 제어 신호(예컨대, 칩 선택 신호)를 인가하는 것도 가능한데, 상기 외부 제어 신호는 제1 논리 회로(LS1)를 트리거링시킨다. 그리고, 제1 논리 회로(LS1)의 제어 출력단(SA)과 제2 논리 회로(LS2)의 제어 입력단(SE) 사이와 제2 논리 회로(LS2)의 제어 출력단(SA)과 제3 논리 회로(LS3)의 제어 입력단(SE) 사이에 추가의 지연 소자(ZW)가 접속된다. 이러한 추가의 지연 소자는 제어 신호(TS2, TS3)를 각각 지연시켜서, 그 결과로 제1 시스템 클록 주기(ST1)의 끝에서 제2 논리 회로(LS2)의 제어 입력단(SE)에서 제어 신호(TS2)가 나타나고, 제2 시스템 클록 주기(ST2)의 끝에서 제3 논리 회로(LS3)의 제어 입력단(SE)에서 제어 신호(TS3)가 나타나게 된다. 제3 논리 회로(LS3)의 제어 출력단(SA)(이는 허가 신호(MBGT)를 제공한다)은 그와 관련된 마스터(M)의 입력단에 결합된다.

상기 우선 순위 선정 논리 회로(PL)를 K 비트의 식별 워드(IDW)용으로 일반화하는 것은 간단하다. 즉, 이경우 우선 순위 선정 논리 회로(PL)는 K개의 병렬 논리 회로(LS1~LSK)를 가지게 된다. 이때, 제1(제2, ...., K번째) 논리 회로(LS1)(LS2~LSK)의 제1 AND 게이트(G1)의 제2 입력단(G1")에는 식별 워드(IDW)의 최상위 비트(다음 최대 유효비트,..., 최하위 비트)(MSB)가 공급된다. 제2(제3, 제4 ... 등) 논리 회로(LS2)(LS3~LS4)내의 제1 AND 게이트(G1)의 출력단(G1A)에 이어지는 지연 라인(Z)은, 하나(둘, 셋, ..., K-1)의 시스템 클록 주기(ST)만큼의 지연을 초래한다.

제1(제2, 제3 ... 등) 논리 회로(LS1)(LS2~LSK)의 전계 효과 트랜지스터(T)의 드레인 단자(DA)는 제1(제2, 제3 ... 등) 중재기 라인(AL1)(AL2~ALK)을 통하여 식별 버스(IDB)의 제1(제2, 세번째, ..., K 번째) 레벨 라인(LP1)(LP2~LPK)에 접속된다. 상기 추가의 지연 소자(ZW)는 제어 출력단(SA)과 후속되는 논리 회로 각각의 제어 입력단(SE) 사이에 삽입된다. K 번째 논리 회로(LSK)의 제어 출력단(SA)은 그와 관련되는 마스터(M)에 접속된다.

상술한 우선 순위 선정 논리 회로(PL)의 실시예는 버스 허가 사이클을 중첩하는 버스 중재 방법에 대하여 설계된 것으로서, 상기 실시예에서는 식별 버스(IDB)의 레벨 라인(LP1~LPK)상에서 논리 0이 논리 1보다 더 우세하게 설계되었다. 논리 1이 논리 0보다 더 우세한 방법에 맞게 우선 순위 선정 논리 회로(PL)를 개조하기 위해서는, 예컨대 각각의 논리 회로(LS)의 제2 AND 게이트(G2)의 비반전 출력단(G2A)을 반전 출력단으로 대체하는 것이 가능하다.

상기 우선 순위 선정 논리 회로(PL)는 버스 허가 사이클을 중첩하지 않는(본 방법의 제1 실시예) 버스 중재에도 사용될 수 있다. 이 경우에서는, 버스 중재기 접속선(BAA)의 모든 중재기선(AL1~ALK)은 단일 레벨 라인, 예컨대 식별 버스(IDB)의 레벨 라인(LP1)에 접속된다.

우선 순위 선정 논리 회로(PL)의 동작은 제1 버스 허가 사이클(BZ1)내에서 발생하는 버스 중재 과정을 참조하여 설명될 것이다. 사용되는 구성 소자의 논리 기능이 잘 알려져 있기 때문에 당업자라면 우선 순위 선정 논리 회로(PL)의 논리 회로(LS)의 동작에 대해서 익히 알고 있을 것이다. 논리 회로(LS) 내에서 실행되는 신호 처리에 관한 상세한 설명은 필요하지 않다.

제1 시스템 클록 주기(ST1)동안, 1, 1, 0, 1의 논리 신호는 각각의 우선 순위 선정 논리 회로(PL1~PL4)의 제1 논리 회로(LS1)의 전계 효과 트랜지스터(T)의 전계효과 트랜지스터(T)의 게이트 단자(GE)에서 나타난다. 전계 효과 트랜지스터(T)의 드레인 단자(DA)의 오픈-드레인 기능의 결과로서 식별 버스(IDB)의 제1 레벨 라인(LP1)은 논리 레벨 LP1=0을 나타낸다. 상기 논리 레벨은 네개의 우선 순위 선정 논리 회로(PL1~PL4)의 양방향 버스 중재기 접속선(BAA1~BAA4)의 제1 중재기 라인(AL1)을 경유하여 다시 판독되어 EXNOR 게이트(XG)의 제2 입력단(XG")에 인가되는데, 상기 게이트는 제1 레벨 라인(LP1)의 논리 레벨과 네개의 식별 워드(IDW1~IDW4)의 각각의 최상위 비트(MSB1~MSB4) 사이에서 일치 여부 점검을 실행한다. 제1 레벨 라인(LP1)의 논리 레벨(LP1=0)의 각각의 식별 워드(IDW1, IDW2, IDW4)의 최상위 비트(MSB1, MSB2, MSB4)와 일치하므로 각각의 EXNOR 게이트(XG)의 출력단(XGA)은 논리 1인 형태의 제어 신호(TS2=1)를 공급한다. 제3 우선 순위 선정 논리 회로(PL3)의 제1 논리 회로(LS1)의 제어 출력단(SA)에는 제1 레벨 라인(LP1)의 논리 레벨(LP1=0)과 최상위 비트(MSB3) 사이의 불일치에 따라 논리 0의 제어 신호(TS2=0)가 공급된다.

다음에 이어지는 제2 시스템 클록 주기(ST2)에서는 4개의 식별 워드(IDW1~IDW4)의 다음 최상위 비트(SMSB1~SMSB4)들이 4개의 우선 순위 선정 논리 회로(PL1~PL4)의 제2 논리 회로(LS2)의 제1 AND 게이트(G1)의 제2 입력단(G1")에 인가된다. 제1, 제2 및 제4의 우선 순위 선정 논리 회로(PL1, PL2, PL4)의 논리 회로(LS2) 내에서 실행되는 신호 처리 동작은 상술한 제1 우선 순위 선정 단계에서의 논리 회로 내에서 실행되는 신호 처리 동작과 다를바 없으므로, 되풀이 하여 설명할 필요는 없다.

제1 우선 순위 선정 단계에서의 제1 버스 허가 사이클(BZ1)의 버스 중재로부터 배제된 제3 버스 중재기(BA3)의 우선 순위 선정 논리 회로(PL3)의 제2 논리 회로(LS2)내에서는, 다음의 신호 처리 동작들이 실행된다. 제2 AND 게이트(G2)의 제1 입력단(G2')에는 제어 신호(TS2=0)가 공급되며, 상기 제어 신호의 이진 값("0")은 버스 중재기(BA3)가 이미 버스 중재에서 배제되었음을 나타낸다. 상기 제어 신호(TS2)(TS2=0)는 제2 논리 회로(LS2)의 제2 AND 게이트(G2)의 출력단(G2A)에서 다음의 최상위 비트(SMSB2)의 값에 관계 없이 논리 0이 나타나게끔 한다. 따라서, 제2 논리 회로(LS2)의 전계 효과 트랜지스터(T)가 상기 트랜지스터의 게이트 단자(GE)에 인가되는 제2 AND 게이트(G2)로부터의 출력 신호에 의해 턴온되지 않으므로, 다음의 최상위 비트(SMS3)는 제2 레벨 라인(LP2)의 논리 레벨에 영향을 미치지 않는다. 따라서, 버스 중재기(BA3)는 버스 중재로부터 제거된다.

제5도는 식별 버스(IDB)로 전송되는 우선 순위 선정된 마스터(M)의 K=3 비트 크기의 식별 워드(IDW)를 검출하는 우선 순위 검출기(PD)를 도시한다. 우선 순위 검출기(PD)는 3개의(통상 K개) 연속 시스템 클록 주기(ST1~ST3)(통상 : ST1~STK)에서 비트 단위로 전송되는 우선 순위 선정된 마스터(M)의 식별 워드(IDW)를 병렬 형태로 변환하고, 그 변환된 것을 검출기 논리 회로(DL)에서 평가한다. 식별 워드(IDW)의 3개의 비트(MSB, SMSB, LSB)를 직렬에서 병렬 형태로 변환하는 것을 제1 및 제2 지연 장치(ZE2, ZE3)에 의해 실행된다. 제1 지연 장치(ZE2)는 식별 버스(IDB)의 제1 레벨 라인(LP1)에 접속되어 있으며 시스템 클록(ST)의 2주기와 동일한 만큼의 지연을 제공한다. 제2 지연 장치(ZE3)는 식별 버스(IDB)의 제2 논리 라인(LP2)에 접속되어 있으며, 시스템 클록(ST)의 1주기와 동일한 만큼의 지연을 제공한다. 식별 워드(IDW)의 최하위 비트(LSB)는 지연되지 않은 상태로 전송된다. 그 결과로서, 식별 워드(IDW)의 3개 비트는 시스템 클록(ST)의 매 3주기 이후에 우선 순위 검출기(PD)의 검출기 논리 회로(PL)의 입력단(DE1~DE3)에서 병렬 형태로 나타나게 된다. 식별 버스(IDB)로 전송되는 식별 워드(IDW)와 검출기 논리 회로(DL) 내에 저장된 식별 워드가 일치하는 경우, 검출기 논리 회로는 수신단 허가 신호(RBGT)를 발생하며, 상기 신호는 우선 순위 검출기(PD)에 관계되는 수신다(R)으로 하여금 우선 순위 선정된 마스터(M)에 의해 데이터 버스(OB)상에 실려진 데이터를 액세스하도록 한다.

K-비트 크기의 식별 워드(IDW)의 경우에서의 우선 순위 검출기(PD)의 일반화는 간단하다. 즉, 이경우 우선 순위 검출기(PD)의 검출기 논리 회로(DL)는 식별 워드(IDW)의 최상위 비트(MSB)에 할당된 지연 장치(ZE1)가 K-1 시스템 클록 주기와 동일한 지연을 제공하고, 식별 워드(IDW)의 다음의 최상위 비트(SMSB)에 할당된 지연 장치(ZE2)가 K-2 시스템 클록 주기와 동일한 지연을 제공하는 등과 같이 상이한 지연을 가지는 K-1개의 지연 장치(ZE2~ZEK)를 구비한다.

Claims

전역 데이터 버스(DB)를 공유하는 복수의 마스터(M1~Mm)와 전역 식별 버스(IDB)를 공유하는 복수의 버스 중재기(BA1~BAm)를 구비하며, 버스 허가 사이클(BZ1~BZ5)의 버스 중재에 참여하는 각 버스 중재기(BA1~BA4)는 식별 버스(IDB)에 그 버스 중재기(BA1~BAm)에 관련되는 마스터(M1~Mm)의 우선 순위를 나타내는 K-비트 크기의 식별 워드(IDW1~IDW4)를 포함한 버스 요구 신호(BRQT1~BRQT4)를 인가하고, 상기 버스 허가 사이클(BZ1~BZ5)의 각각의 우선 순위 선정 단계에서 중요도가 동일한 식별 워드(IDW1~IDW4)의 비트들(MSB1~MSB4 ; SMSB1~SMSB4 ; LSB1~LSB4)에 논리 연산을 적용함으로써 식별 버스(IDB)의 논리 레벨(LP1 ; LP2 ; LP3)이 생성되며, 상기 각각의 우선 순위 선정 단계에서 식별 버스(IDB)의 논리 레벨(LP1 ; LP2 ; LP3)이 식별 워드(IDW1~IDW4)의 대응 비트들과 비교되는 멀티마스터 시스템용 버스 중재 방법에 있어서, 버스 허가 사이클(BZ1, BZ2, BZ3)의 버스 중재에 참여하는 버스 중재기(BA1~BA4)의 식별 워드(IDW1~IDW4)의 K 비트들은 시간대별로 식별 버스(IDB)상에 실려지고, 버스 허가 사이클(BZ1~BZ4)의 각각의 우선 순위 선정 단계에서 중요도가 동일한 식별 워드(IDW1~IDW4)의 비트들만이 식별 버스(IDB)상에 시간대별로 실려지며, 버스 허가 사이클(BZ1~BZ4)의 각각의 우선 순위 선정 단계에서 식별 버스(IDB)상에 실려진 각각의 식별 워드(IDW1~IDW4)의 비트가 식별 버스(IDB)의 논리 레벨(LP)과 일치하지 않는 경우에 버스 중재기(BA1~BA4)들은 상기 버스 허가 사이클(BZ1~BZ4)의 버스 중재로부터 제거되는 것을 특징으로 하는 멀티마스터 시스템용 버스 중재 방법.
제1항에 있어서, 제1 버스 허가 사이클(BZ1)의 우선 순위 선정 단계와 동시에 제2 버스 허가 사이클(BZ2, BZ3)의 우선 순위 선정 단계가 실행되는 것을 특징으로 하는 멀티마스터 시스템용 버스 중재 방법.
제2항에 있어서, K개의 연속적인 버스 허가 사이클(BZ1~BZ3)의 K개 우선 순위 선정 단계들이 동시에 실행되는 것을 특징으로 하는 멀티마스터의 시스템용 버스 중재 방법.
제1항에 있어서, 상기 식별 버스(IDB)상에 실려지는 식별 워드(IDW)의 비트들(MSB, SMSB, LSB)에 적용되는 논리 연산은 AND 연산인 것을 특징으로 하는 멀티마스터 시스템용 버스 중재 방법.
제1항에 있어서, 상기 식별 버스(IDB)상에 실려지는 식별 워드(IDW1~IDW4)의 비트들(MSB, SMSB, LSB)에 적용되는 논리 연산은 OR 연산인 것을 특징으로 하는 멀티마스터 시스템용 버스 중재 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 식별 워드의 개별 비트들(MSB, SMSB, LSB)이 중요도의 내림차순으로 식별 버스(IDB)상에 실려지는 것을 특징으로 하는 멀티마스터 시스템용 버스 중재 방법.
멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로에 있어서, 식별 워드(IDW1~IDW4)의 1비트(MSB, SMSB, LSB)가 각각 공급되고, 각각의 출력단(DA)이 버스 중재기 접속선(BAA1~BAA3)의 중재기 라인(AL1~AL3)을 통하여 식별 버스(IDB)에 접속되는 K개의 병렬 연결된 논리 회로(LS1~LS3)를 포함하며, 상기 각각의 논리 회로(LS1~LS3)의 제어 출력단(SA)과 인접한 논리 회로(LS2, LS3)의 제어 입력단(SE) 사이에 지연 소자(ZE)가 삽입되는 것을 특징으로 하는 멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로.
제7항에 있어서, 상기 논리 회로(LS1~LS3)는 제1 입력단(G1')에는 버스 중재기(BA)의 요구 마스터(M)로부터의 버스 요구 신호(MBRQ)가 각각 공급되고 제2 입력단(G1")에는 식별 워드(IDW)의 비트(MSB ; SMSB ; LSB)가 공급되는 제1 AND 게이트(G1)를 각각 구비하고, 상기 제1 AND 게이트의 출력단(G1A)은 제2 입력단(G2")이 논리 회로(LS1~LS3)의 제어 입력단(SE)에 접속되는 제2 AND 게이트(G2)의 제1 반전 입력단(G2') 결합되며, 상기 제2 AND 게이트(G2)의 출력단(G2A)은 소오스 단자(SRE)가 접지되어 있는 전계 효과 트랜지스터(T)의 게이트 단자(GE)에 결합되고, 상기 전계 효과 트랜지스터(T)의 드레인 단자(DA)가 양방향 버스 중재기 접속선(BAA1~BAA3)의 중재기선(AL1~ALK)을 경유하여 식별 버스(IDB)에 접속되며, 제1 입력단(XG')이 제1 AND 게이트(G1)의 출력단(G1A)에 접속되고 제2 입력단(XG")이 식별 버스(IDB)에 접속되는 EXNOR 게이트(XG)가 제공되며, 상기 EXNOR 게이트(XG)의 출력단(XGA)은 제2 입력단(G3")이 논리 회로(LS)의 제어 입력단(SE)에 접속되는 제3 AND 게이트(G3)의 제1 입력단(G3')에 결합되고, 상기 제3 AND 게이트(G3)의 출력단(G3A)은 논리 회로(LS)의 제어 출력단(SA)에 접속되는 것을 특징으로 하는 멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로.
제7항에 있어서, 상기 우선 순위 선정 논리 회로(PL)의 각각의 K-1개 논리 회로(LS2, LS3)는 상기 제1 AND 게이트(G1)의 출력단(G1A)과 상기 제2 AND 게이트(G2)의 제1 반전 입력단(G2') 사이에 접속되는 지연 소자(Z, ZZ)를 구비하고, 상기 2개의 인접한 지연 소자(Z, ZZ)의 지연은 멀티마스터 시스템의 신호 처리 동작을 제어하는 시스템 클록(ST)의 한 주기만큼 상이한 것을 특징으로 하는 멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로.
제7항에 있어서, 상기 논리 회로(LS1~LS3)의 중재기 라인(AL1~AL3)들은 식별 버스(IDB)의 제1 레벨 라인(LP1)에 접속되는 것을 특징으로 하는 멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로.
제7항에 있어서, 상기 우선 순위 선정 논리 회로(PL)의 각 논리 회로(LS1~LS3)의 중재기선(AL1~AL3)들은 식별 버스(IDB)의 레벨 라인(LP1~LP3)중 하나에 각각 접속되는 것을 특징으로 하는 멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로.
제8항 내지 제11항중 어느 한 항에 있어서, 상기 우선 순위 선정 논리 회로(PL)의 각각의 논리 회로(LS1~LS3)의 제2 AND 게이트(G2)의 출력단(G2A)은 반전 출력으로 설정된 것을 특징으로 하는 멀티마스터 시스템의 버스 중재기용 우선 순위 선정 논리 회로.
식별 버스를 통해 직렬 형태로 전송되는 마스터(M1~M4)의 식별 워드(IDW1~IDW4)의 비트들(MSB, SMSB, LSB)을 병렬 형태로 변환하기 위한 장치(ZE2 ; ZE3)가 우선 순위 검출기(PD)의 검출기 논리 회로(DL)의 앞에 접속되는 것을 특징으로 하는 멀티마스터 시스템용 우선 순위 검출기.
제13항에 있어서, 상기 식별 워드(IDW1~IDW4)를 병렬 형태로 변환하기 위한 장치는 식별 버스(IDB)의 레벨 라인(LP1 ; LP2)에 각각 접속되는 K-1개의 병렬 결합된 지연 장치(ZE2, ZE3)로 구성되며, 두 개의 인접한 지연 장치(ZE2, ZE3)의 지연은 멀티마스터 시스템의 신호 처리 동작을 제어하는 시스템 클록(ST)의 한 주기만큼 상이한 것을 특징으로 하는 멀티마스터 시스템용 우선 순위 검출기.