KR100239784B1 - Method of fabricating a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 20
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract 1
- 238000004080 punching Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005389 semiconductor device fabrication Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
- H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로 특히 고집적도를 요하는 쇼트 채널 게이트 트랜지스터(Short Channel Gate Transistor)를 갖는 대용량 반도체 소자 제조에 적합한 반도체 소자제조의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for manufacturing a large capacity semiconductor device having a short channel gate transistor requiring high integration.
이를 위하여 기존의 CMOS 소자의 제조 순서에 입각하여 활성영역 형성 공정까지 진행한후 채널 스톱 이온 주입을 실시하지 않고 격리막 형성 직후 상기 격리막을 통하여 필드 채널 스톱 이온 주입이 되게하고, 동시에 활성영역의 펀치 슬로우 스톱 이온 효과를 주는 이온 주입을 실시한 다음 이어 두번째 격리막의 산화공정을 실시 하여 필드 채널 스톱 이온 주입과 활성영역 펀치 슬로우 스톱 이온 주입을 동시에 진행 함으로써 공정 단계를 줄이고, 활성영역에 주입된 불순물이 두번째 격리산화 히트 사이클(heat cycle)만 거침에 따라 열처리 시간을 줄여 활성영역으로의 필드 스톱 이온 확산을 크게 줄일수 있어 액티브 트랜지스터 특성을 개선 시킬 뿐만아니라 격리막의 가장자리영역의 국부적인 고농도 도핑(doping) 현상으로 인해 P+/n 접합 특성을 높여 반도체 소자의 신뢰성을 향상 시킬수 있는 것이다.To this end, the process proceeds to the active region formation process according to the manufacturing process of the conventional CMOS device, and then the field channel stop ion implantation is performed through the separator immediately after forming the separator, without performing channel stop ion implantation, and simultaneously punching the active region. After ion implantation, which has a stop ion effect, the second separator is oxidized, followed by field channel stop ion implantation and active region punch slow-stop ion implantation. As the oxidation heat cycle only goes through, the heat treatment time can be shortened to greatly reduce the field stop ion diffusion into the active region, which not only improves the active transistor characteristics but also causes localized high concentration doping of the edge region of the separator. because increasing the P + / n junction characteristics Would that can improve the reliability of the conductor elements.
Description
제1도는 종래 반도체 소자의 제조 공정도.1 is a manufacturing process diagram of a conventional semiconductor device.
제2도는 본 발명에 따른 반도체 소자의 제조 공정도.2 is a manufacturing process diagram of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 기판 2 : 활성영역1 semiconductor substrate 2 active region
3 : 산화막 4 : 질화막3: oxide film 4: nitride film
5 : 필드 스톱이온(Field Stop Ion) 6 : 격리막5: Field Stop Ion 6: Separator
7 : 인(P)이온7: phosphorus (P) ion
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 고집적도를 요하는 쇼트 채널 게이트 트랜지스터(Short Channel Gate Transistor)를 갖는 대용량 반도체 소자 제조에 적합 하도록 필드 트랜지스터 및 활성영역 트랜지스터의 펀치 슬로우 스톱 이온(Punch Through Stop Ion)주입 기술을 이용한 반도체 소자제조의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and particularly, to punch slow stop ions of field transistors and active region transistors to be suitable for the manufacture of high-capacity semiconductor devices having short channel gate transistors requiring high integration. Stop Ion) relates to a method for manufacturing a semiconductor device using the injection technology.
일반적으로 사용 되는 종래의 반도체 소자 제조방법은 고집적화에 따른 쇼트 채널 게이트 길이를 갖는 트랜지스터의 쇼트 채널 효과중 소스/드레인간의 펀치 슬로우 현상을 방지하기 위하여 추가로 활성영역(Active)트랜지스터에 펀치 슬로우 스톱을 위한 펀치 슬로우 이온 주입을 실시하여야만 원하는 펀치 슬로우 특성을 얻을 수 있다.Conventional semiconductor device fabrication methods generally used further include punch slow stops in active transistors to prevent punch slow between source / drain during short channel effects of transistors with short channel gate length due to high integration. Only the punch slow ion implantation for the desired punch slow characteristics can be obtained.
즉, 제1도의 (a)도에 도시된 바와 같이 반도체 기판(1)에 활성영역(2)을 형성한 다음 산화막(3)과 질화막(4)을 차례로 증착한 후 상기 산화막(3)과 질화막(4)을 패터닝 하여 분리 영역을 정의하고, 상기 영역에 필드 스톱이온(5)을 주입한다.That is, as shown in FIG. 1A, the active region 2 is formed on the semiconductor substrate 1, and then the oxide film 3 and the nitride film 4 are sequentially deposited, and then the oxide film 3 and the nitride film are deposited. (4) is patterned to define the separation zone, and the field stop ions 5 are injected into the zone.
상기 단계 후 (b)도와 같이 산화 공정을 실시하여 격리막(6)을 형성 시킨 다음 (c)도와 같이 질화막(4) 제거후 소스/드레인간의 펀치 슬로우 스톱 이온의 인이온(7)을 주입 하고 이후의 공정은 일반적인 순서와 동일하게 진행 한다.After the step (b), the oxidation process is performed to form the isolation film 6, and then, as shown in (c), after the nitride film 4 is removed, the in-ion 7 of the punch slow stop ion between the source and the drain is injected thereafter. The process proceeds in the same way as the general sequence.
상기와 같은 종래 반도체 소자의 제조방법은 격리막과 문턱전압(VT)조절용 이온 주입 직후 펀치 슬로우 스톱 이온을 주입 함에따라 활성영역에 펀치 슬로우 스톱 이온의 주입 단계가 추가되므로 공정 순서가 복잡해질 뿐만아니라 CMOS 소자의 경우 게이트가 n 타입 도프드 폴리 실리콘일 경우에는 PMOS 트랜지스터의 채널에 의한 펀치 슬로우 특성 저하가 심하게 되며, 이를 개선하기 위하여 인이온으로 소스/드레인 접합 깊이와 유사한 깊이의 펀치 슬로우 스톱 이온을 주입하여야 한다.In the conventional method of manufacturing a semiconductor device as described above, the punch slow stop ions are injected into the active region immediately after the isolation of the separator and the threshold voltage (VT) ion implantation. In the case of the device, when the gate is an n-type doped polysilicon, the punch slow characteristics are severely degraded due to the channel of the PMOS transistor, and in order to solve this problem, a punch slow stop ion of a depth similar to the source / drain junction depth is implanted into the in-ion shall.
이로인하여 활성영역 접경지역에 있는 얇은 두께의 격리막 가장자리에도 이온 주입이 이루어져 P+/n 접합 특성이 저하되며 격리특성도 나빠지게 된다.As a result, ion implantation occurs at the edge of the thin-walled membrane in the active region boundary area, resulting in poor P + / n junction properties and poor isolation.
또한 필드 채널 스톱 이온 주입을 격리막 형성전에 실시하므로 필드 영역에 주입 하였던 불순물들이 장시간 고온에서 처리되는 동안 확산되어 활성영역으로 침범 함으로써 액티브 트랜지스터의 유효폭(effective width)을 감소시켜 트랜지스터의 전류 구동 능력을 크게 감소 시킴에 따라 반도체 소자의 신뢰성이 저하되는 문제점이 발생 하게 되는 것이다.In addition, since field channel stop ion implantation is performed before forming the isolation layer, impurities implanted in the field region diffuse into the active region during processing at high temperature for a long time, thereby reducing the effective width of the active transistor, thereby greatly increasing the current driving capability of the transistor. As it decreases, the reliability of the semiconductor device is deteriorated.
본 발명은 상기와 같은 문제점을 해결하기 위하여 기존의 CMOS 소자의 제조 순서에 입각하여 활성영역 형성 공정까지 진행한후 채널 스톱 이온 주입을 실시하지 않고 격리막 형성 직후 상기 격리막을 통하여 필드 채널 스톱 이온 주입이 되게하고, 동시에 활성영역의 펀치 슬로우 스톱 이온 효과를 주는 이온 주입을 실시한 다음 두번째 격리막의 산화공정을 실시 하여 필드 채널 스톱 이온 주입과 활성영역 펀치 슬로우 스톱 이온 주입을 동시에 진행 함으로써 공정 단계를 줄이고, 활성영역에 주입된 불순물이 두번째 격리산화 히트 사이클(heat cycle)만 거치므로 열처리 시간을 줄여 활성영역으로의 필드 스톱 이온 확산을 크게 줄일수 있어 액티브 트랜지스터 특성을 개선 시킬 뿐만아니라 격리막의 가장자리영역의 국부적인 고농도 도핑(doping) 현상으로인해 P+/n 접합 특성을 향상 시킬수 있도록 한 것이다.In order to solve the above problems, the field channel stop ion implantation is performed through the separator immediately after forming the separator without performing channel stop ion implantation after proceeding to the active region formation process based on the conventional CMOS device fabrication process. At the same time, the ion implantation effecting the punch slow stop ion effect of the active region is performed, followed by the oxidation process of the second separator to simultaneously perform the field channel stop ion implantation and the active region punch slow stop ion implantation, thereby reducing the process steps and Impurity implanted in the region undergoes only the second isolation oxidation heat cycle, which reduces the heat treatment time, greatly reducing the field stop ion diffusion into the active region, thereby improving the active transistor characteristics as well as localizing the edge region of the separator. Due to the high concentration of doping It is a so can improve the P + / n junction characteristics.
본 발명의 목적은 반도체 기판에 활성영역을 형성 하고, 산화막과 질화막을 차례로 증착한 후 패터닝 하여 주변 소자와의 분리영역이 정의된 반도체 소자의 제조방법에 있어서, 제1차 산화공정을 실시하여 격리막을 두께의 약 절반 가량을 갖도록 성장 시키는 단계와, 상기 단계 후 P이온을 전면에 주입하여 필드영역과 활성영역을 동시에 형성 하는 단계와, 상기 단계 후 제2차 산화공정을 실시하여 격리막을 최종의 원하는 두께로 형성 시키는 단계를 포함 하여서된 것을 특징으로 하는 반도체 소자의 제조방법을 제공 하는데 있다.An object of the present invention is to form an active region on a semiconductor substrate, deposit an oxide film and a nitride film in sequence, and then pattern the semiconductor device in a method of manufacturing a semiconductor device in which an isolation region from a peripheral device is defined. Is grown to have a thickness of about half of the thickness, and after the step, implanting P ions into the entire surface to form a field region and an active region at the same time; It is to provide a method for manufacturing a semiconductor device characterized in that it comprises the step of forming to a desired thickness.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings as follows.
제2도는 본 발명에 따른 반도체 소자의 제조 공정도로서, 먼저 (a)도와같이 반도체 기판(1)에 활성영역(2)을 형성한 다음 산화막(3)과 질화막(4)을 차례로 증착한 후 상기 산화막(3)과 질화막(4)을 패터닝 하여 분리 영역을 정의한다.FIG. 2 is a manufacturing process diagram of a semiconductor device according to the present invention. First, as shown in (a), an active region 2 is formed on a semiconductor substrate 1, and then an oxide film 3 and a nitride film 4 are sequentially deposited. The oxide film 3 and the nitride film 4 are patterned to define an isolation region.
상기 공정 후 (b)도와 같이 제1차 산화공정을 실시하여 격리막(6)을 최종 격리막의 약 절반 가량의 두께를 갖도록 형성 한다. 그 다음 (c)도와같이 P이온(7)을 전면에 주입하면 필드 채널 이온 및 펀치 슬로우 이온이 동시에 주입되는 효과를 얻게 되어 필드영역과 활성영역을 동시에 형성 하게 된다. (이때 이온 주입 공정 조건은 액티브 트랜지스터의 펀치 슬로우 특성과 필드 트랜지스터의 격리 특성을 감안하여 결정한다.)After the above step, as shown in (b), the first oxidation step is performed to form the separator 6 having a thickness of about half of the final separator. Then, as shown in (c), when the P ions 7 are injected to the front side, the field channel ions and the punch slow ions are simultaneously injected to form the field region and the active region. (The ion implantation process conditions are determined in consideration of the punch slow characteristics of the active transistor and the isolation characteristics of the field transistor.)
상기 공정후 (d)도에서와 같이 제2차 산화공정을 실시하여 격리막(6)을 최종의 원하는 두께로 형성 시키며 이후 공정은 일반적인 CMOS 형 반도체 소자 제조 순서로 진행된다.After the above process, as shown in (d), a second oxidation process is performed to form the isolation layer 6 to a final desired thickness, and then the process proceeds in a general CMOS semiconductor device manufacturing procedure.
이상에서 상술한 바와같이 본 발명에 따른 반도체 소자의 제조방법은 기존의 CMOS 소자의 제조 순서에 입각하여 활성영역 형성 공정까지 진행한후 채널 스톱 이온 주입을 실시하지 않고 격리막 형성 직후 상기 격리막을 통하여 필드 채널 스톱 이온 주입이 되게하고, 동시에 활성영역의 펀치 슬로우 스톱 이온 효과를 주는 이온 주입을 실시한 다음 이어 두번째 격리막의 산화공정을 실시 하여 필드 채널 스톱 이온 주입과 활성영역 펀치 슬로우 스톱 이온 주입을 동시에 진행 함으로써 공정 단계를 줄이고, 활성영역에 주입된 불순물이 두번째 격리산화 히트 사이클(heat cycle)만 거침에 따라 열처리 시간을 줄여 활성영역으로의 필드 스톱 이온 확산을 크게 줄일수 있어 액티브 트랜지스터 특성을 개선 시킬 뿐만아니라 격리막의 가장자리영역의 국부적인 고농도 도핑(doping) 현상으로 인해 P+/n 접합 특성을 높여 반도체 소자의 신뢰성을 향상 시킬 수 있는 것이다.As described above, the semiconductor device fabrication method according to the present invention proceeds to the active region formation process according to the manufacturing process of the conventional CMOS device, and then does not stop the channel stop ion implantation, but through the separator immediately after formation of the separator. By performing channel stop ion implantation, ion implantation which gives punch slow stop ion effect in the active region at the same time, followed by oxidation process of the second separator followed by field channel stop ion implantation and active region punch slow stop ion implantation simultaneously. As the process steps are reduced, and the impurities injected into the active region undergo only the second isolation oxidation heat cycle, the heat treatment time can be shortened, greatly reducing the field stop ion diffusion into the active region, thereby improving the active transistor characteristics. Local of edge area of separator Doping concentration (doping) because of the phenomenon increases the P + / n junction characteristics is capable of improving the reliability of the semiconductor device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920025451A KR100239784B1 (en) | 1992-12-24 | 1992-12-24 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920025451A KR100239784B1 (en) | 1992-12-24 | 1992-12-24 | Method of fabricating a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016908A KR940016908A (en) | 1994-07-25 |
| KR100239784B1 true KR100239784B1 (en) | 2000-01-15 |
Family
ID=19346622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920025451A KR100239784B1 (en) | 1992-12-24 | 1992-12-24 | Method of fabricating a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100239784B1 (en) |
-
1992
- 1992-12-24 KR KR1019920025451A patent/KR100239784B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016908A (en) | 1994-07-25 |
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