KR100238723B1

KR100238723B1 - Frame synchronization apparatus

Info

Publication number: KR100238723B1
Application number: KR1019970000480A
Authority: KR
Inventors: 이종훈; 허기영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-10
Filing date: 1997-01-10
Publication date: 2000-01-15
Also published as: KR19980065463A

Abstract

본 발명은 동기식 전송시스템에서 보다 신속하고 정확하게 프레임의 동기화를 가능하게 하는 장치를 구현하기 위한 것이다. 이러한 본 발명은 입력신호의 최초 6개 프레임바이트중에서 2번째, 3번째, 4번째 프레임바이트의 존재유무를 판단하고 이 판단결과를 이용하여 프레임의 상태를 선언하는 프레임 동기화 장치를 제공한다.The present invention is to implement an apparatus that enables faster and more accurate synchronization of frames in a synchronous transmission system. The present invention provides a frame synchronization device that determines whether a second, third, or fourth frame byte exists among the first six frame bytes of an input signal, and declares a state of a frame using the determination result.

Description

Frame Synchronization Device of Synchronous Transmission System

본 발명은 동기식 전송시스템에 관한 것으로, 특히 보다 신속하고 정확하게 프레임의 동기화를 가능하게 하는 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a synchronous transmission system, and more particularly, to an apparatus for enabling faster and more accurate frame synchronization.

동기식 전송시스템에서 신호, 즉 STM(Synchronous Transport Module)-1신호(155Mbps)를 접속할 시 우선적으로 프레임의 상태를 검출한 후 그 상태에 따라 동기화를 동작이 수행되어야 한다. 왜냐하면 구간잉여바이트(Section Overhead Byte)와 B1, BIP-8 등의 처리 및 계산을 위하여는 프레임이 동기화된 상태이어야 하기 때문이다. 이러한 동기식 전송시스템에서의 프레임 동기화 방법에 대하여 국제통신연합(International Telecommunication Union)은 규정 ITU-T G.783을 두고, 그 방법에 대하여 개략적으로 권고하고 있다.When connecting a signal, that is, a STM (Synchronous Transport Module) -1 signal (155 Mbps) in a synchronous transmission system, the state of a frame should be detected first, and then an synchronization operation should be performed according to the state. This is because the frames must be synchronized for the processing and calculation of the section overhead byte, B1, and BIP-8. The International Telecommunication Union has proposed ITU-T G.783 for the frame synchronization method in such a synchronous transmission system, and the method is outlined.

상기 ITU-T G.783규정에 따르면, STM-1프레임은 바이트 단위로 가로 270개, 세로 9개의 구성을 갖는다. 이중 가로 9개와 세로 9개는 특히 구간잉여바이트라고 정의되는데, 이는 프레임바이트(frame byte), 오더와이어(order wire), 망감시용 신호 등의 추가적인 정보의 전송에 이용된다. 상기 프레임바이트는 프레임의 첫 번째 6바이트로 구성되어 프레임의 시작점을 표시하는데 사용되는 것으로, 특정한 패턴을 갖는다. 즉 프레임의 처음 3바이트 A1은 "01110110"의 값을 가지며, 다음의 3바이트 A2는 "00101000"의 값을 갖는다.According to the ITU-T G.783, the STM-1 frame has a configuration of 270 horizontally and 9 vertically in byte units. Nine horizontal and nine vertical are particularly defined as interval surplus bytes, which are used to transmit additional information such as frame bytes, order wires, and network monitoring signals. The frame byte is composed of the first 6 bytes of the frame and used to indicate the starting point of the frame and has a specific pattern. That is, the first three bytes A1 of the frame have a value of "01110110", and the next three bytes A2 have a value of "00101000".

한편 프레임의 상태는 동기(FRAME_IN), 비동기(OUT OF FRAME: OOF), 동기손실(LOSS OF FRAME: LOF)로 나타내어질 수 있다. 그리고 각 프레임의 상태는 입력되는 신호의 프레임바이트의 상태에 따라 다른 상태로 천이될 수 있다. 예를 들어, FRAME_IN은 OOF로, OOF는 FRAME_IN으로, LOF는 FRAME_IN으로 각각 천이될 수 있다. 보다 구체적으로 말하면, FRAME_IN상태에서 연속하여 최대 625㎲동안 프레임바이트가 검출되지 않는 경우에 프레임의 상태는 OOF상태로 천이된다. OOF상태에서 연속하여 최대 250㎲동안 프레임바이트가 검출되는 경우에 프레임의 상태는 FRAME_IN상태로 천이된다. OOF상태가 3㎳동안 지속되는 경우에 프레임의 상태는 OOF상태에서 LOF상태로 천이된다. 이때 FRAME_IN조건이 연속하여 3㎳동안 지속되면 OOF상태에서 LOF상태로의 천이를 위하여 사용되는 카운터가 초기화된다. 그리고 LOF상태에서 FRAME_IN상태의 조건이 3㎳동안 연속하여 지속되는 경우에는 FRAME_IN상태로 천이한다.On the other hand, the state of the frame may be represented as synchronous (FRAME_IN), asynchronous (OUT OF FRAME: OOF), LOSS OF FRAME (LOF). The state of each frame may be transitioned to another state according to the state of the frame byte of the input signal. For example, FRAME_IN may transition to OOF, OOF to FRAME_IN, and LOF to FRAME_IN. More specifically, when the frame byte is not detected for a maximum of 625 ms continuously in the FRAME_IN state, the state of the frame transitions to the OOF state. When frame bytes are detected for up to 250 ms consecutively in the OOF state, the state of the frame transitions to the FRAME_IN state. When the OOF state lasts for 3 ms, the state of the frame transitions from the OOF state to the LOF state. At this time, if FRAME_IN condition continues for 3ms continuously, the counter used for transition from OOF state to LOF state is initialized. If the FRAME_IN condition continues for 3ms continuously in the LOF state, the state transitions to the FRAME_IN state.

상기와 같은 규정이 있기 때문에 종래 기술에 따른 프레임 동기화 장치는 6바이트의 프레임바이트중에서 임의의 서브셋(subset)을 선택하여 각각의 프레임 상태로부터 해당하는 프레임으로 천이하기 위한 기준시간을 규정내의 임의의 임계치로 선택하여 사용하였다. 왜냐하면, 프레임의 동기화를 위하여 사용되는 프레임바이트의 6바이트를 전부 사용하면 전송경로상에서의 오류 발생 확률이 높아지고, 그만큼 프레임동기화의 오동작을 야킬시킬 확률도 높아지기 때문이다. 한편 임의의 2바이트만을 프레임바이트로 사용하면 바이트정렬이 잘못될 수 있으며, 또한 프레임내에 임의의 프레임바이트와 동일한 패턴이 존재할 수 있는 확률이 상대적으로 증가하여 마찬가지로 프레임동기화의 오동작을 야기시킬 염려가 있다.Because of the above provisions, the frame synchronization apparatus according to the prior art selects a certain subset from among 6-byte frame bytes and sets a reference time for transitioning from each frame state to a corresponding frame at any threshold value. It was used to select. This is because the use of all six bytes of frame bytes used for frame synchronization increases the probability of an error occurring on the transmission path, and thus increases the probability of causing a frame synchronization malfunction. On the other hand, if only 2 bytes are used as the frame byte, the byte alignment may be wrong, and the probability that the same pattern exists as any frame byte in the frame may be relatively increased, which may cause the frame synchronization to malfunction. .

따라서 본 발명의 목적은 동기식 전송시스템에서 프레임동기화의 동작을 보다 신속하고 수행하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for more quickly and performing frame synchronization operations in a synchronous transmission system.

본 발명의 다른 목적은 동기식 전송시스템에서 프레임동기화 동작에 있어서의 오동작을 방지하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for preventing a malfunction in a frame synchronization operation in a synchronous transmission system.

본 발명의 또다른 목적은 동기식 전송시스템의 신뢰성을 개선하는 프레임동기화 장치를 제공함에 있다.Another object of the present invention is to provide a frame synchronization device for improving the reliability of the synchronous transmission system.

이러한 목적들을 달성하기 위한 본 발명은 입력신호의 최초 6개 프레임바이트중에서 2번째, 3번째, 4번째 프레임바이트의 존재유무를 판단하고 이 판단결과를 이용하여 프레임의 상태를 선언하는 프레임 동기화 장치를 제안한다.In order to achieve the above object, the present invention provides a frame synchronization device that determines whether a second, third, and fourth frame byte exists among the first six frame bytes of an input signal and declares a state of a frame using the determination result. Suggest.

도 1은 본 발명에 따른 프레임 동기화 장치의 구성을 보여주는 도면.1 is a view showing the configuration of a frame synchronization device according to the present invention.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used as much as possible even if displayed on different drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of the user or chip designer, and the definitions should be made based on the contents throughout the present specification.

도 1은 본 발명에 따른 프레임 동기화 장치의 구성을 보여주는 도면으로, 바이트정렬부 101과, 프레임상태 판단부 105로 이루어진다.1 is a diagram illustrating a configuration of a frame synchronization device according to the present invention, and includes a byte alignment unit 101 and a frame state determination unit 105.

도 1을 참조하면, 바이트정렬부 101은 쉬프트레지스터 102와 프레임정보검출부 103으로 구성되어 입력신호에 대한 바이트정렬을 행한 후 수신프레임내에 프레임바이트가 존재하는지 유무를 판단하고 그 판단결과를 나타내는 프레임정보를 출력하는 동작을 수행한다. 프레임상태 판단부 105는 상기 바이트정렬부 101로부터의 프레임정보를 입력하여 프레임의 상태에 따른 신호를 출력하는 동작을 수행한다. 상기 프레임상태 판단부 105에서 출력되는 신호로는 전술한 규정에 나와 있는 바와 같은 동기(FRAME_IN), 동기손실(LOF), 비동기(OOF)가 있다. 상기 프레임상태 판단부 105는 다수의 카운터(counter) 110,120,123,130,140,142와, 인버터(inverter) 111,121,124,131,143과, 오아게이트(or gate) 112,122,125,132,141,144로 이루어진다. 상기 제1카운터 110과, 인버터 111과, 앤드게이트 112는 프레임정보검출부 103으로부터의 프레임정보를 입력하여 FRAME_IN을 출력하는 동작을 수행한다. 제2카운터 120과, 인버터 121, 오어게이트 122와, 제3카운터 123, 인버터 124, 오어게이트 125는 상기 프레임정보를 입력하여 LOF를 출력하는 동작을 수행한다. 제4카운터 130과, 인버터 131과, 오어게이트 132는 상기 프레임정보를 입력하여 OOF를 출력하는 동작을 수행한다. 제5카운터 140과, 오어게이트 141과, 제6카운터 142와, 인버터 143과, 오어게이트 144는 상기 프레임정보를 입력하여 FRAME_IN을 출력하는 동작을 수행한다.Referring to FIG. 1, the byte alignment unit 101 includes a shift register 102 and a frame information detection unit 103. After performing byte alignment on an input signal, it is determined whether a frame byte exists in a received frame, and frame information indicating the determination result. Perform the operation of outputting. The frame state determination unit 105 inputs the frame information from the byte alignment unit 101 to output a signal according to the state of the frame. The signals output from the frame state determination unit 105 include the synchronization (FRAME_IN), the synchronization loss (LOF), and the asynchronous (OOF) as described above. The frame state determiner 105 includes a plurality of counters 110, 120, 123, 130, 140, and 142, inverters 111, 121, 124, 131, and 143, and or gates 112, 122, 125, 132, 141, and 144. The first counter 110, the inverter 111, and the AND gate 112 input frame information from the frame information detector 103 to output FRAME_IN. The second counter 120, the inverter 121, the or gate 122, the third counter 123, the inverter 124, the or gate 125 perform an operation of outputting the LOF by inputting the frame information. The fourth counter 130, the inverter 131, and the OR gate 132 input the frame information and output an OOF. The fifth counter 140, the or gate 141, the sixth counter 142, the inverter 143, and the orgate 144 input the frame information to output FRAME_IN.

도 1에서 제1카운터 110과, 인버터 111과, 오어게이트 112는 입력프레임의 FRAME_IN상태를 나타내는 수단이다. 상기 카운터 110의 입력단은 프레임정보 검출부 103의 출력단에 접속되고, 상기 프레임정보 검출부 103의 출력단과 상기 오어게이트 112의 한 입력단자의 사이에 상기 인버터 111이 접속되고, 상기 카운터 110의 출력단이 상기 오어게이트 112의 다른 한 입력단자에 접속되고, 상기 오어게이트 112의 출력단이 상기 카운터 110의 리셋단(R)에 접속된다.In FIG. 1, the first counter 110, the inverter 111, and the orc gate 112 are means for indicating the FRAME_IN state of the input frame. The input terminal of the counter 110 is connected to the output terminal of the frame information detection unit 103, the inverter 111 is connected between the output terminal of the frame information detection unit 103 and one input terminal of the or gate 112, and the output terminal of the counter 110 is the ore. It is connected to the other input terminal of the gate 112, and the output terminal of the or gate 112 is connected to the reset terminal (R) of the counter 110.

제2카운터 120과, 제3카운터 123과, 인버터 121,124와, 오어게이트 122,125는 입력프레임의 LOF상태를 나타내는 수단이다. 프레임정보 검출부 103의 출력단과 카운터 120의 입력단의 사이에 인버터 121이 접속되고, 프레임정보 검출부 103의 출력단과 오어게이트 125의 한 입력단자의 사이에 인버터 124가 접속되고, 카운터 123의 출력단이 오어게이트 125의 다른 한 입력단자에 접속되고, 오어게이트 125의 출력단이 카운터 123의 리셋단(R)에 접속되고, 카운터 123의 출력단이 오어게이트 122의 한 입력단자에 접속되고, 카운터 120의 출력단이 오어게이트 122의 다른 한 입력단자에 접속되고, 오어게이트 122의 출력단이 카운터 120의 리셋단(R)에 접속된다.The second counter 120, the third counter 123, the inverters 121 and 124, and the orifices 122 and 125 are means for indicating the LOF state of the input frame. An inverter 121 is connected between the output terminal of the frame information detection unit 103 and the input terminal of the counter 120, the inverter 124 is connected between the output terminal of the frame information detection unit 103 and one input terminal of the or gate 125, and the output terminal of the counter 123 is an or gate. Connected to the other input terminal of 125, the output terminal of the ORGATE 125 is connected to the reset terminal R of the counter 123, the output terminal of the counter 123 is connected to one input terminal of the ORGATE 122, and the output terminal of the counter 120 is It is connected to the other input terminal of the gate 122, and the output terminal of the or gate 122 is connected to the reset terminal R of the counter 120.

제4카운터 130과, 인버터 131과, 오어게이트 132는 입력프레임의 OOF상태를 나타내는 수단이다. 프레임정보 검출부 103의 출력단과 카운터 130의 입력단의 사이에 인버터 131이 접속되고, 프레임정보 검출부 103의 출력단에 오어게이트 132의 한 입력단자가 접속되고, 카운터 130의 출력단이 오어게이트 132의 다른 한 입력단자에 접속되고, 오어게이트 132의 출력단이 카운터 130의 리셋단(R)에 접속된다.The fourth counter 130, the inverter 131, and the or gate 132 are means for indicating the OOF state of the input frame. The inverter 131 is connected between the output terminal of the frame information detector 103 and the input terminal of the counter 130, the input terminal of the orgate 132 is connected to the output terminal of the frame information detector 103, and the output terminal of the counter 130 is the other input of the orgate 132. The output terminal of the OR gate 132 is connected to the reset terminal R of the counter 130.

제5카운터 140과, 제6카운터 142와, 오어게이트 141,144과, 인버터 143은 또한 입력프레임의 FRAME_IN상태를 나타내는 수단으로서 동작한다. 프레임정보 검출부 103의 출력단에 카운터 140의 입력단이 접속되고, 프레임정보 검출부 103의 출력단과 카운터 142의 입력단의 사이에 인버터 143이 접속되고, 프레임정보 검출부 103의 출력단에 오어게이트 144의 한 입력단자가 접속되고, 카운터 142의 출력단이 오어게이트 144의 다른 한 입력단자에 접속되고, 오어게이트 144의 출력단이 카운터 142의 리셋단(R)에 접속되고, 카운터 142의 출력단이 오어게이트 141의 한 입력단자에 접속되고, 카운터 140의 출력단이 오어게이트 141의 다른 한 입력단자에 접속되고, 오어게이트 141의 출력단이 카운터 140의 리셋단(R)에 접속된다.The fifth counter 140, the sixth counter 142, the orifices 141, 144, and the inverter 143 also operate as means for indicating the FRAME_IN state of the input frame. The input terminal of the counter 140 is connected to the output terminal of the frame information detector 103, the inverter 143 is connected between the output terminal of the frame information detector 103 and the input terminal of the counter 142, and one input terminal of the orgate 144 is connected to the output terminal of the frame information detector 103. Connected, the output of the counter 142 is connected to the other input terminal of the orgate 144, the output of the orgate 144 is connected to the reset terminal R of the counter 142, and the output of the counter 142 is one input terminal of the orgate 141. The output terminal of the counter 140 is connected to the other input terminal of the or gate 141, and the output terminal of the or gate 141 is connected to the reset terminal R of the counter 140.

도 1에서 바이트정렬부 101로 입력되는 신호인 8비트의 프레임은 다수의 직/병렬변환기를 거친신호로 바이트정렬이 되지 않은 특성을 갖는다. 이에 바이트정렬부 101은 상기 입력신호로부터 6개의 프레임바이트중에서 2번째, 3번째, 4번째 프레임바이트의 존재유무를 판단하는 기능을 수행한다. 여기서 2번째 및 3번째 프레임바이트는 전술한 A1의 2번째, 3번째 바이트이고, 4번째 프레임바이트는 A2의 1번째 바이트이다. 상기 바이트정렬부 101의 동작은 바이트 입력신호를 4단의 쉬프트레지스터 102를 통하여 32비트의 신호를 생성한 후 발생가능한 8가지 경우 각각에 대하여 프레임정보검출부 103이 프레임바이트를 검출함으로써 이루어진다. 이때 프레임바이트가 존재하는 경우에는 "1"의 프레임정보가 출력되고, 존재하지 않는 경우에는 "0"의 프레임정보가 출력된다.The 8-bit frame, which is a signal input to the byte sorter 101 in FIG. 1, is a signal that has undergone a plurality of serial / parallel converters and is not byte aligned. The byte sorter 101 performs a function of determining whether the second, third, and fourth frame bytes are present among the six frame bytes from the input signal. The second and third frame bytes are the second and third bytes of A1 described above, and the fourth frame byte is the first byte of A2. The operation of the byte alignment unit 101 is performed by the frame information detection unit 103 detecting the frame byte in each of eight cases that can occur after generating the 32-bit signal through the four-stage shift register 102 of the byte input signal. At this time, if there is a frame byte, frame information of "1" is outputted, and frame information of "0" is outputted if there is no frame byte.

프레임상태 판단부 105는 초기에 프레임의 상태를 OOF상태로 선언하고, 프레임정보의 입력에 응답하여 프레임 동기화의 동작을 수행한다. 여기서 프레임 동기화 동작이란 프레임상태 판단부 105가 프레임의 상태를 판단하고 그에 따른 상태값을 출력하는 동작을 의미한다.The frame state determination unit 105 initially declares a state of a frame as an OOF state and performs frame synchronization in response to input of frame information. Herein, the frame synchronization operation refers to an operation of the frame state determination unit 105 determining a state of a frame and outputting a state value accordingly.

프레임의 상태가 OOF인 경우, 제1카운터 110과, 제2카운터 120이 프레임 동기화의 동작을 수행한다. 제1카운터 110은 프레임정보가 "1"이면 카운트값을 증가시키고, "0"이면 카운터값을 초기화하는 동작을 수행한다. 이때 카운트값이 "2"가 되면 초기화되고 FRAME_IN의 프레임상태값을 출력한다. 제2카운터 120은 프레임정보의 값에 상관없이 OOF상태가 유지되는 동안에는 매 프레임마다 카운트값을 증가시키다가 카운트값이 24가 되면 초기화되고, LOF의 프레임상태값을 출력한다.When the state of the frame is OOF, the first counter 110 and the second counter 120 perform frame synchronization. The first counter 110 increases the count value when the frame information is "1" and initializes the counter value when the frame information is "0". At this time, when count value is "2", it initializes and outputs frame state value of FRAME_IN. The second counter 120 increases the count value every frame while the OOF state is maintained regardless of the frame information value, and initializes when the count value reaches 24, and outputs the frame state value of the LOF.

프레임의 상태가 FRAME_IN인 경우, 제4카운터 130과, 제3카운터 120이 동작하게 된다. 제4카운터 130은 프레임정보가 "0"이면 카운트값을 증가시키고, "1"이 면 카운트값을 초기화하는 동작을 수행한다. 이때 카운트값이 "4"가 되면 제4카운터 130은 초기화되고 OOF의 프레임상태값을 출력한다. 제3카운터 123은 프레임정보가 "1"이면 카운트값을 증가시키고, "0"이면 카운트값을 초기화시킨다. 이때 카운트값이 21이 되면 초기화되고 제2카운터 120을 초기화하는 동작을 수행한다.When the frame state is FRAME_IN, the fourth counter 130 and the third counter 120 operate. The fourth counter 130 performs an operation of increasing the count value if the frame information is "0" and initializing the count value if "1". At this time, when the count value becomes "4", the fourth counter 130 is initialized and outputs the frame state value of the OOF. The third counter 123 increments the count value when the frame information is "1", and initializes the count value when the frame information is "1". In this case, when the count value reaches 21, the count value is initialized and the second counter 120 is initialized.

프레임의 LOF상태인 경우, 제5카운터 140 및 제6카운터 142이 동작하게 된다. "1"의 프레임정보가 연속하여 2번 입력되면 제5카운터 140은 매 프레임마다 카운트값을 증가시키고, "0"의 프레임정보가 연속하여 4번 입력되면 키운트값을 초기화된다. 이때 카운터값이 24가 되면 초기화되고 FRAME_IN의 프레임상태값을 출력한다.In the LOF state of the frame, the fifth counter 140 and the sixth counter 142 operate. When the frame information of "1" is input twice in succession, the fifth counter 140 increases the count value every frame, and if the frame information of "0" is input four times in succession, the count value is initialized. At this time, when the counter value reaches 24, it is initialized and the frame state value of FRAME_IN is output.

상술한 바와 같이 본 발명은 6개의 프레임바이트중에서 특정한 3바이트만을 사용함으로써 바이트정렬에 있어서의 오동작을 방지하는 이점이 있다. 또한 전송경로상에서 오류가 발생하는 경우에도 프레임동기화의 동작에는 아무런 영향도 받지 않는 이점이 있다. 그리고 또한 프레임상태의 선언을 ITU-T G.783의 모든 권고를 만족하도록 설계함으로써 장비의 신뢰성을 향상시키는 이점이 있다.As described above, the present invention has an advantage of preventing malfunction in byte alignment by using only three specific bytes out of six frame bytes. In addition, even if an error occurs in the transmission path, there is an advantage that the operation of frame synchronization is not affected at all. And it also has the advantage of improving the reliability of equipment by designing the declaration of frame conditions to meet all the recommendations of ITU-T G.783.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims

In the frame synchronization device of the synchronous transmission system,

And determining the presence or absence of the second, third, and fourth frame bytes among the first six frame bytes of the input signal, and declaring the state of the frame using the determination result.

In the frame synchronization device of the synchronous transmission system:

A shift register configured to shift the input frame by four stages and output the four stages;

A frame information detection unit comparing the output of the shift register with the input frame to detect whether a predetermined frame byte exists in the frame and to output frame information indicating the predetermined frame byte;

And an input terminal of the counter is connected to an output terminal of the frame information detector, and the inverter is connected between an output terminal of the frame information detector and one input terminal of the orgate. First means for connecting the output terminal of the counter to the other input terminal of the or gate and the output terminal of the or gate to the reset terminal of the counter to indicate a first state of the input frame;

The first inverter includes a predetermined first and second inverter, first and second orifices, and first and second counters, and the first inverter is connected between an output terminal of the frame information detector and an input terminal of the first counter. The second inverter is connected between an output terminal of the frame information detection unit and one input terminal of the second or gate, and an output terminal of the second counter is connected to another input terminal of the second or gate. The output terminal of the second counter is connected to the reset terminal of the second counter, the output terminal of the second counter is connected to one input terminal of the first gate, and the output terminal of the first counter is connected to the first terminal. Second means connected to the other input terminal of the gate, and the output end of the first or gate connected to the reset end of the first counter to indicate a second state of the input frame;

A predetermined inverter, an orgate and a counter, wherein the inverter is connected between an output terminal of the frame information detection unit and an input terminal of the counter, and an input terminal of the or gate is connected to an output terminal of the frame information detection unit Third means for indicating a third state of the input frame by connecting an output terminal of the counter to another input terminal of the or gate and an output terminal of the or gate to a reset terminal of the counter;

A predetermined inverter, first and second orifices, and first and second counters, and an input terminal of the first counter is connected to an output terminal of the frame information detector, and an output terminal of the frame information detector and the second counter. The inverter is connected between an input terminal of a counter, an input terminal of the second or gate is connected to an output terminal of the frame information detection unit, and an output terminal of the second counter is connected to another input terminal of the second or gate. An output terminal of the second counter is connected to a reset terminal of the second counter, an output terminal of the second counter is connected to an input terminal of the first counter, and an output terminal of the first counter is connected to the output terminal of the first counter. Connected to another input terminal of a first or gate, and an output terminal of the first or gate is connected to a reset terminal of the first counter to indicate a fourth state of the input frame Frame synchronization device according to claim 4 constituted by any of means.

3. The frame synchronizing apparatus according to claim 2, wherein the first means and the fourth means represent a state when the input frame is synchronized.

3. The frame synchronization device as claimed in claim 2, wherein the second means indicates a state of synchronization loss of the input frame.

3. The frame synchronization device according to claim 2, wherein the third means indicates an asynchronous state of the input frame.