KR100238132B1

KR100238132B1 - Address generator for player optical disc

Info

Publication number: KR100238132B1
Application number: KR1019970075945A
Authority: KR
Inventors: 김주연
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2000-01-15
Also published as: KR19990055969A

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야end. The technical field to which the invention described in the claims belongs

본 발명은 광 디스크 재생장치에서 어드레스 생성장치에 관한 것이다.The present invention relates to an address generating apparatus in an optical disk reproducing apparatus.

나. 발명이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve

디스크의 디펙에 무관하게 데이타를 처리할 수 있도록 광 디스크 재생장치의 어드레스 생성장치를 제공함에 있다.Disclosure of the Invention An apparatus for generating an address of an optical disc reproducing apparatus is provided so that data can be processed irrespective of a disc defect.

다. 발명의 해결방법의 요지All. Summary of Solution of the Invention

광 디스크 재생신호로부터 생성한 클럭에 따라 복조된 데이타를 라이트할 어드레스를 생성하는 복조 라이트 어드레스 생성부와, 크리스탈 계열의 발진기로부터 생성한 클럭에 따라 메모리에 기록되어진 데이타를 에러검출 및 정정하기 위한 리드 어드레스를 생성하는 에러검출 및 정정 리드 어드레스 생성부와, 크리스탈 계열의 발진기로부터 생성한 클럭에 따라 메모리에 기록되어진 데이타를 전송하기 위한 리드 어드레스를 생성하는 전송 리드 어드레스 생성부를 구비하는 것을 특징으로 한다.A demodulation write address generator for generating an address for writing demodulated data according to a clock generated from an optical disk reproduction signal, and a read for error detection and correction of data recorded in a memory according to a clock generated from a crystal series oscillator; And an error detection and correction read address generation unit for generating an address, and a transfer lead address generation unit for generating a read address for transferring data recorded in a memory in accordance with a clock generated from a crystal series oscillator.

라. 발명의 중요한 용도la. Important uses of the invention

광 디스크 재생장치에 사용된다.Used for optical disc player.

Description

Address generator of optical disc player

본 발명은 광 디스크 재생장치에 관한 것으로, 특히 광 디스크 재생장치의 어드레스 생성장치에 관한 것이다.The present invention relates to an optical disc reproducing apparatus, and more particularly, to an address generating device of an optical disc reproducing apparatus.

일반적으로 광 디스크로부터 재생한 데이타는 EFM(Eight To Fourteen Modulation) 복조한 후에 메모리에 라이트하고, 그 복조 데이타는 ECC(Error Correcting code)의 C1 디코딩되기 위한 방식으로 리드되어 C1 디코더에 제공되며, 상기 C1 디코더는 그 복조 데이타를 C1 디코딩하여 메모리에 다시 라이트한다. 그 C1 디코딩된 데이타는 다시 ECC의 C2 디코딩되기 위한 방식으로 리드되어 C2 디코더에 제공되며, 상기 C2 디코더는 그 C1 디코딩된 복조데이타를 C2 디코딩하여 메모리 다시 라이트한다. 그후 상기 C2 디코딩된 데이타는 전송방식에 따라 리드되어 출력된다.In general, data reproduced from an optical disc is written to a memory after EFM (Eight To Fourteen Modulation) demodulation, and the demodulated data is read in a manner for C1 decoding of an Error Correcting Code (ECC) and provided to a C1 decoder. The C1 decoder C1 decodes the demodulated data and writes it back to memory. The C1 decoded data is read back in a manner to be C2 decoded in ECC and provided to a C2 decoder, which C2 decodes the C1 decoded demodulation data and rewrites the memory. Thereafter, the C2 decoded data is read and output according to a transmission scheme.

종래에는 상기 복조된 데이타를 라이트하기 위한 복조 데이타 라이트 어드레스를 광 디스크 재생에 따른 신호를 페이즈 록 루프 처리하여 생성한 클럭 WFCK를 기준으로 하여 생성하고, 상기 C1 디코딩하기 위한 C1 리드 어드레스를 상기 복조 데이타 라이트 어드레스를 기준으로 하여 생성하고, 상기 C2 디코딩을 위한 C2 리드 어드레스도 상기 복조 데이타 라이트 어드레스를 기준으로 하여 생성하였다. 그리고 C2 디코딩된 데이타를 전송하기 위한 전송 리드 어드레스는 크리스탈 계열의 발진기에 의해 생성하였다.Conventionally, a demodulation data write address for writing the demodulated data is generated based on a clock WFCK generated by phase lock looping a signal according to an optical disc reproduction, and the C1 read address for decoding C1 is demodulated data. A write address was generated based on the write address, and a C2 read address for the C2 decoding was also generated based on the demodulated data write address. The transmission lead address for transmitting the C2 decoded data was generated by a crystal series oscillator.

상기 종래 방식에 따라 구성한 메모리 맵을 도시한 도 1을 참조하면, 상기 메모리 영역은 256개의 로우에 각각 32개의 칼럼으로 구성된다. 여기서, 상기 256개의 로우를 상위 어드레스라 하고, 32개의 칼럼을 하위 어드레스라 한다. 상기 상위 어드레스는 0에서 255까지이고, 하위 어드레스는 0에서 31까지 이다.Referring to FIG. 1, which shows a memory map constructed according to the conventional method, the memory area is composed of 32 columns in 256 rows. The 256 rows are referred to as upper addresses, and the 32 columns as lower addresses. The upper address is from 0 to 255 and the lower address is from 0 to 31.

초기에 0에서 255까지의 상위 어드레스에 각각 대응하는 0에서 31까지의 하위 어드레스 영역에는 32바이트의 복조데이타가 순차적으로 라이트되며, 어느 한 상위 어드레스에 대응하는 0에서 31까지의 하위 어드레스 대응하는 영역에 복조데이타의 라이트가 종료되면 그 상위 어드레스가 순차적으로 증가된다. 도 1에는 상기 복조 데이타가 상위 어드레스 255에 라이트된 것을 도시하였다.Initially, 32 bytes of demodulation data are sequentially written in the lower address areas 0 to 31 corresponding to the upper addresses 0 to 255, respectively, and the lower address corresponding to 0 to 31 corresponding to any one upper address. When the write of demodulation data is finished, the upper address is sequentially increased. 1 shows that the demodulation data is written to the upper address 255. FIG.

그리고 C1 리드 어드레스는 지그재그 모양으로 두 상위 어드레스 영역을 차지하면서 짝수번째 하위 어드레스는 1회 지연된 어드레스를 출력하고, 홀수번째 하위 어드레스는 그대로 출력하도록 한다. 상기 도 1에는 상기 C1 리드영역이 상위어드레스 253 내지 254영역으로 나타나 있다. 상기 C1 리드영역과 상기 복조데이타의 라이트 영역간이 오프셋이 없는 것은 두 어드레스를 WFCK를 기준으로 하여 생성하기 때문이다. 그리고, C2 리드 어드레스는 109의 어드레스 영역을 차지하면서 대각선 모양으로 하위어드레스가 하나 증가할 때마다 미리 정해진 수만큼 지연된 상위 어드레스를 출력하도록 한다. 상기 도 1에는 상기 C2 리드영역이 143 내지 252영역으로 나타나 있다. 상기 C2 리드영역과 상기 C1 리드영역간의 오프셋이 없는 것은 상기 C2 리드영역이 C1 리드영역을 기준으로 하기 때문이다.The C1 read address occupies two upper address areas in a zigzag shape, and outputs the even-numbered lower address once delayed and the odd-numbered lower address as it is. In FIG. 1, the C1 lead region is shown as an upper address 253 to 254. The reason there is no offset between the C1 lead region and the write region of the demodulation data is because two addresses are generated based on WFCK. The C2 read address occupies an address area of 109 and outputs an upper address delayed by a predetermined number each time the lower address increases by one diagonally. In FIG. 1, the C2 lead region is represented by regions 143 to 252. There is no offset between the C2 lead region and the C1 lead region because the C2 lead region is based on the C1 lead region.

그리고 반복정정시에는 같은 방법으로 또다른 C1과 C2영역이 설정된다. 상기 ECC를 위한 영역이 종료된 후 전송 리드영역이 위치하고, 그 전송 리드 어드레스는 크리스탈 계열의 발진기에 의해 미리 정해진 포맷에 따라 생성된다.In the case of repetitive correction, another C1 and C2 region is set in the same manner. After the region for ECC is terminated, a transmission lead region is located, and the transmission lead address is generated according to a predetermined format by a crystal series oscillator.

상기 도 1에서 상위 어드레스 0에서 15까지의 영역과 17에서 32까지의 영역은 WFCK의 가변에 따라 복조데이타 라이트영역이 전송 리드영역을 침범하거나 C2 리드영역이 전송 리드영역을 침범하는 경우를 방지하기 위한 오프셋 영역이다.In FIG. 1, the regions of the upper addresses 0 to 15 and the regions of 17 to 32 prevent the demodulated data write region from invading the transmission lead region or the C2 lead region from the transmission lead region according to the variation of WFCK. Offset area.

상술한 바와 같이 종래에는 WFCK를 기준으로 ECC의 C1,C2의 리드 어드레스를 생성하였다. 상기 WFCK는 디스크 재생에 따른 것으로 디스크에 디펙이 발생하는 경우에 상기 WFCK는 가변될 수 있다. 이에따라 C1,C2 에러정정할 시간이 충분하게 제공되지 않을 수 있다. 이를 도시한 도 2를 참조하면, 디스크에 디펙이 발생함에 따라 WFCK는 정상보다 짧은 주기로 출력된다. 이에따라 ECC 인에이블 구간이나 반복 ECC인에이블 구간이 감소된다. 상기와 같이 ECC 인에이블 구간이 감소되는 경우에 반복정정을 수행할 수 없거나 한 번의 ECC마저도 다 끝낼 수 없을 수 있어서 시스템 퍼포먼스를 저하시킬 수 있다.As described above, conventionally, read addresses of C1 and C2 of ECC are generated based on WFCK. The WFCK is based on disc playback. When the defect occurs on the disc, the WFCK may vary. Accordingly, there may not be enough time to correct the C1 and C2 errors. Referring to FIG. 2, the WFCK is output in a shorter period than normal as the defect occurs in the disc. Accordingly, the ECC enable interval or the repetitive ECC enable interval is reduced. As described above, when the ECC enable interval is reduced, it may not be possible to perform repetitive correction or even finish a single ECC, thereby reducing system performance.

상술한 바와 같이 종래에는 ECC 라이트 어드레스의 생성을 디스크 재생신호를 기준으로 함으로서 디스크에 디펙이 발생하여 그 재생신호가 불안정하게 될 경우에 ECC를 수행할 시간이 충분하지 않아 시스템 퍼포먼스를 저하시킬 수 있는 곤란한 점이 있었다.As described above, when the ECC write address is generated based on the disc playback signal, a defect may occur on the disc and the playback signal becomes unstable. Therefore, the ECC may not have enough time to perform ECC, thereby reducing system performance. There was a problem.

따라서 본 발명의 목적은 디스크 디펙에 무관하게 데이타 처리를 안정되게 수행할 수 있도록 하는 광 디스크 재생장치의 어드레스 생성장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide an address generating apparatus of an optical disc reproducing apparatus that can stably perform data processing irrespective of a disc defect.

도 1은 종래의 메모리 맵을 도시한 도면,1 is a diagram illustrating a conventional memory map;

도 2는 디펙 발생시에 ECC 인에이블 동작파형도,2 is an ECC enable waveform when a defect is generated;

도 3은 본 발명의 바람직한 실시예에 따른 광 디스크 재생장치의 어드레스 생성장치 중 EFM 어드레스 생성장치의 블럭구성도,3 is a block diagram of an EFM address generation device among the address generation devices of the optical disk reproducing apparatus according to the preferred embodiment of the present invention;

도 4는 본 발명의 바람직한 실시예에 따른 광 디스크 재생장치의 어드레스 생성장치 중 ECC의 C1에 대한 어드레스 생성장치의 블럭구성도,4 is a block diagram of an address generation device for C1 of an ECC among the address generation devices of an optical disk reproducing apparatus according to a preferred embodiment of the present invention;

도 5는 본 발명의 바람직한 실시예에 따른 광 디스크 재생장치의 어드레스 생성장치 중 ECC의 C2에 대한 어드레스 생성장치의 블럭구성도,5 is a block diagram of an address generation device for C2 of an ECC among the address generation devices of the optical disk reproducing apparatus according to the preferred embodiment of the present invention;

도 6은 본 발명의 바람직한 실시예에 따른 메모리 맵을 도시한 도면.6 illustrates a memory map in accordance with a preferred embodiment of the present invention.

도 7은 디펙 발생시에 ECC 인에이블 동작파형도.Fig. 7 is a waveform diagram of ECC enable operation at the time of defect generation.

상술한 목적을 달성하기 위한 본 발명은 광 디스크 재생신호로부터 생성한 클럭에 따라 복조된 데이타를 라이트할 어드레스를 생성하는 복조 라이트 어드레스 생성부와, 크리스탈 계열의 발진기로부터 생성한 클럭에 따라 메모리에 기록되어진 데이타를 에러검출 및 정정하기 위한 리드 어드레스를 생성하는 에러검출 및 정정 리드 어드레스 생성부와, 크리스탈 계열의 발진기로부터 생성한 클럭에 따라 메모리에 기록되어진 데이타를 전송하기 위한 리드 어드레스를 생성하는 전송 리드 어드레스 생성부를 구비하는 것을 특징으로 한다.The present invention for achieving the above object is a demodulated write address generator for generating an address for writing demodulated data in accordance with a clock generated from an optical disk reproduction signal, and writing to a memory in accordance with a clock generated from a crystal series oscillator An error detection and correction read address generation unit for generating a read address for error detection and correction of the prescribed data, and a transfer read for generating a read address for transferring data written to a memory in accordance with a clock generated from a crystal oscillator And an address generator.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description and the annexed drawings, numerous specific details are set forth in order to provide a more thorough understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. And a detailed description of known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

도 3은 본 발명의 바람직한 실시예에 따른 복조데이타 라이트 어드레스 생성장치를 도시한 것으로, 8-카운터(100)는 초기에 발생되는 리셋 신호에 따라 리셋되며, 광 디스크 재생에 따른 프레임 싱크를 카운트하며, 그 카운트값이 복조데이타 라이트 어드레스의 상위 어드레스로 사용된다. 그리고, 5-카운터(102)는 초기에 발생되는 리셋 신호와 프레임 싱크를 앤드게이트(104)를 통하여 앤드게이팅한 신호에 따라 리셋되며, EFM복조부(도시하지 않았음)가 제공하는 복조데이타클럭을 카운트하며, 그 카운트 값이 복조데이타 라이트 어드레스의 하위 어드레스로 사용된다. 상기 복조데이타 라이트 어드레스의 상위 어드레스와 복조데이타 라이트 어드레스의 하위 어드레스는 합쳐져서 복조 데이타 라이트 어드레스로서 출력된다.3 shows a demodulated data write address generating apparatus according to a preferred embodiment of the present invention, in which the 8-counter 100 is reset according to a reset signal generated initially, and counts the frame sync according to the optical disc playback. The count value is used as an upper address of the demodulation data write address. Then, the 5-counter 102 is reset according to the reset signal generated initially and the signal synced through the AND gate 104 and the demodulated data clock provided by the EFM demodulator (not shown). Is counted, and the count value is used as a lower address of the demodulation data write address. The upper address of the demodulation data write address and the lower address of the demodulation data write address are combined and output as the demodulation data write address.

도 4는 본 발명의 바람직한 실시예에 따른 ECC의 C1의 리드 어드레스 생성장치를 도시한 것으로, 크리스탈 계열의 발진기를 통하여 생성된 RFCK는 5-카운터(200)에 입력된다. 상기 5-카운터(200)는 상기 RFCK를 카운트하며, 그 카운트한 값이 C1 리드 어드레스의 하위 어드레스가 된다. 상기 C1 리드 어드레스의 하위 어드레스의 최하위 비트는 셀렉터(206)의 선택단자로 입력된다.4 illustrates a C1 read address generator of ECC according to a preferred embodiment of the present invention, wherein RFCK generated through a crystal-based oscillator is input to a 5-counter 200. Referring to FIG. The 5-counter 200 counts the RFCK, and the counted value becomes a lower address of the C1 read address. The least significant bit of the lower address of the C1 read address is input to the select terminal of the selector 206.

그리고 전송 리드 어드레스중 하위 5비트의 어드레스가 0일 때의 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋을 가산한 것은 제1,제2가산기(202,204)에 입력된다. 여기서, 상기 제1오프셋은 복조데이타 라이트 영역과 C1리드영역이 침범하지 않도록 하기 위하여 적절하게 주어진다.Then, the first and second adders 202 and 204 are added to the first and second adders of the upper 8 bits of the transfer lead address and the first offset when the lower 5 bits of the transfer lead address are zero. Here, the first offset is appropriately provided so that the demodulation data light region and the C1 lead region do not invade.

상기 제1가산기(202)는 상기 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋을 가산한 값과 "11111111"을 가산하며, 이에따라 상기 제1가산기(202)는 상기 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋을 가산한 값에서 1을 감산하게 된다. 그리고, 제2가산기(204)는 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋을 가산한 값과 "11111110"을 가산하며, 이에따라 상기 제2가산기(204)는 상기 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋을 가산한 값에서 2를 감산하게 된다. 상기 제1가산기(202)의 출력과 제2가산기(204)의 출력은 셀렉터(206)에 입력된다. 상기 셀렉터(206)는 하위 어드레스의 마지막 비트가 1이면 상기 제1가산기(202)의 출력을 선택하여 출력하고, 그렇지 않으면 제2가산기(204)의 출력을 선택하여 출력한다. 상기 셀렉터(206)의 출력은 C1 리드 어드레스의 상위 어드레스가 되며, 상기 C1 리드 어드레스의 상위 어드레스와 상기 C1 리드 어드레스의 하위 어드레스는 합쳐져서 C1 리드 어드레스로서 출력된다.The first adder 202 adds an upper eight-bit address of the transmission lead address, a value obtained by adding a first offset, and "11111111". Accordingly, the first adder 202 adds an upper eight bits of the transmission lead address. 1 is subtracted from the sum of the bit address and the first offset. The second adder 204 adds an upper eight-bit address of the transmission lead address, a value obtained by adding the first offset, and "11111110". Accordingly, the second adder 204 adds the upper eight bits of the transmission lead address. 2 is subtracted from the sum of the bit address and the first offset. The output of the first adder 202 and the output of the second adder 204 are input to the selector 206. The selector 206 selects and outputs the output of the first adder 202 when the last bit of the lower address is 1; otherwise, selector outputs the output of the second adder 204. The output of the selector 206 becomes an upper address of the C1 read address, and the upper address of the C1 read address and the lower address of the C1 read address are combined and output as the C1 read address.

그리고, 본 발명의 바람직한 실시예에 따른 C2 리드 어드레스 생성장치의 블럭구성도를 도시한 도 5를 참조하면, 5-카운터(300)는 RFCK를 입력받아 카운트하여 C2 리드 어드레스의 하위 어드레스로서 출력한다. 상기 C2 리드 어드레스의 하위 어드레스의 최하위 비트는 셀렉터(306)의 선택단자에 입력된다.Referring to FIG. 5, which shows a block diagram of the C2 read address generator according to the preferred embodiment of the present invention, the 5-counter 300 receives an RFCK and counts and outputs the RFCK as a lower address of the C2 read address. . The least significant bit of the lower address of the C2 read address is input to the select terminal of the selector 306.

전송 리드 어드레스중 하위 5비트의 어드레스가 0일 때의 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋과 제2오프셋을 가산한 것은 가산기(302)에 입력된다. 상기 가산기(302)는 상기 전송 리드 어드레스의 상위 8비트의 어드레스와 제1오프셋과 제2오프셋을 가산한 것에 C2 리드 어드레스의 하위 어드레스에 4를 곱한 것을 가산한다. 상기 가산기(302)의 출력은 감산기(304)에 입력되고 감산기(304)는 상기 가산기(302)의 출력에서 1을 감산한다. 셀렉터(306)는 가산기(302)의 출력과 감산기(304)의 출력을 입력받아 C2 리드 어드레스의 하위 어드레스의 최하위 비트가 1일 때에는 상기 가산기(302)의 출력을 선택하여 출력하고, 상기 C2 리드 어드레스의 하위 어드레스의 최하위 비트가 0일 때에는 상기 감산기(304)의 출력을 선택하여 출력한다. 상기 셀렉터(306)의 출력은 C2 리드 어드레스의 상위 어드레스가 되며, 상기 C2 리드 어드레스의 상위 어드레스와 C2 리드 어드레스의 하위 어드레스는 합쳐져서 C2 리드 어드레스로서 출력된다.The adder 302 inputs the address of the upper 8 bits of the transfer lead address, the first offset, and the second offset when the lower 5 bits of the transfer lead address are zero. The adder 302 adds the upper eight bits of the transmission lead address, the first offset and the second offset, and multiplies the lower address of the C2 read address by four. The output of the adder 302 is input to the subtractor 304 and the subtractor 304 subtracts 1 from the output of the adder 302. The selector 306 receives the output of the adder 302 and the output of the subtractor 304, selects and outputs the output of the adder 302 when the least significant bit of the lower address of the C2 read address is 1, and then outputs the C2 read. When the least significant bit of the lower address of the address is 0, the output of the subtractor 304 is selected and output. The output of the selector 306 becomes an upper address of the C2 read address, and the upper address of the C2 read address and the lower address of the C2 read address are combined and output as the C2 read address.

본 발명에 따른 메모리 맵을 도시한 도 6을 참조하면, 우선 상위 어드레스 0에서 15까지의 영역은 전송 리드영역과 복조데이타 라이트 영역간의 침범을 방지하기 위한 오프셋 영역이다. 그리고 상위 어드레스 16의 영역은 전송 리드영역이 된다. 상기 상위 어드레스 17에서 107까지는 오프셋 영역이 된다. 그리고 C1 리드영역은 상기 전송 리드영역의 상위 어드레스 16에 제1오프셋 즉, 204를 가산한 값 즉 220을 기준으로 생성하며, 상기 220에서 2를 감산하거나 1을 감산한 영역, 즉 218 및 219영역이 C1리드영역이 된다. 그리고 C2 리드영역은 상기 전송 리드영역의 상위 어드레스 16에 제1오프셋을 가산한 값에 다시 제2오프셋을 가산한 값을 기준으로 생성하는데, 상기 제2오프셋은 도 6에서는 -112가 된다. 상기 220에서 112를 감산한 값 즉, 108에서부터 217까지가 C2리드영역이 된다. 그리고 복조 데이타 라이트 영역은 상위 어드레스 255에 위치한다. 상기 복조 데이타 라이트 영역과 C1 리드영역간 오프셋 영역은 서로 사용하는 클럭이 다름에 따라 발생할 수 있는 침범을 방지 하기 위한 영역이다.Referring to FIG. 6, which shows a memory map according to the present invention, first, an area of the upper addresses 0 to 15 is an offset area for preventing an invasion between a transmission lead area and a demodulation data write area. The area of the upper address 16 becomes the transfer lead area. The upper addresses 17 through 107 become offset regions. The C1 lead region is generated based on a value obtained by adding a first offset, that is, 204, to 220, which is an upper address 16 of the transmission lead region, and subtracts 2 from 220 or subtracts 1 from 220, that is, regions 218 and 219. This is the C1 lead area. The C2 lead region is generated based on a value obtained by adding a second offset to a value obtained by adding a first offset to an upper address 16 of the transmission lead region, and the second offset becomes -112 in FIG. 6. The subtracted value from 220 to 112, that is, 108 to 217, is the C2 lead region. The demodulation data write area is located at the upper address 255. The offset area between the demodulation data write area and the C1 lead area is an area for preventing invasion that may occur due to different clocks.

디스크에 디펙이 발생하였을 때에 ECC 인에이블 구간을 도시한 도 7을 참조하면 디스크에 디펙이 발생하여 WFCK의 폭이 작아지더라도 ECC 인에이블구간에 영향을 끼치지 못하게 되는 데 이는 상기 ECC 인에이블 구간이 상기 WFCK를 기준으로 하는 것이 아니라 RFCK를 기준으로 하기 때문이다.Referring to FIG. 7, which shows an ECC enable section when a defect occurs on a disc, even if a defect occurs on the disc and the width of the WFCK decreases, the ECC enable section does not affect the ECC enable section. This is because the RFCK is used instead of the WFCK.

상술한 바와 같이 본 발명은 디스크 디펙에 무관하게 ECC를 수행하도록 하므로, 디스크에 디펙이 발생됨에 따라 ECC까지 정상적으로 수행되지 않던 종래의 문제를 해결할 수 있다.As described above, the present invention allows ECC to be performed irrespective of the disk defect, so that the conventional problem of not performing normally until the ECC as the defect is generated in the disk can be solved.

Claims

An address generator of an optical disc reproducing apparatus,

A demodulation write address generation section for generating an address for writing demodulated data in accordance with a clock generated from an optical disk reproduction signal;

An error detection and correction read address generation unit for generating a read address for error detection and correction of data recorded in a memory according to a clock generated from a crystal series oscillator;

And a transfer lead address generator for generating a read address for transferring data recorded in the memory in accordance with a clock generated from a crystal series oscillator.

An address generator of an optical disc reproducing apparatus,

A demodulation write address generation section for generating an upper address by counting frame syncs generated from the optical disk reproduction signal, and generating a lower address by counting a demodulation data clock from the demodulation section;

A transmission lead address generator for generating a read address for transmitting data recorded in a memory in a predetermined manner according to a clock generated from a crystal series oscillator;

The clock generated from the oscillator of the crystal series is counted to generate a lower address for reading data written to the memory for the first error detection and correction, and receives the upper address of the transmission lead address and adds a first offset. After subtracting 1 or subtracting 2 from the added value, if the least significant bit of the C1 lower address is 1, the first subtracted value is output as an upper address of the read address for first error detection and correction, and the lowest value. If the bit is 0, a value obtained by subtracting 2 is output as an upper address of the read address for the first error detection and correction, and the lower address of the read address for the first error detection and correction and the first error detection and correction The upper address of the read address is summed and output as the read address for the first error detection and correction. And the first error detection and correction of a read address generator,

The clock generated from the crystal oscillator is counted to generate a lower address of a read address for detecting and correcting a second error, and receiving first and second offsets and the second error by receiving an upper address of the transmission lead address. The lower address of the read address for detection and correction is multiplied by 4, and if the least significant bit of the lower address of the read address for the second error detection and correction is 1, the added error is detected and corrected. Output as an upper address of a read address for the second address; if the least significant bit is 0, the subtracted value is output as an upper address of a read address for a second error detection and correction, and a read address for the second error detection and correction Read address for second error detection and correction by adding the lower address and upper address of Output at the address generating apparatus comprising first error read address generation for detection and correction section for.