KR100237644B1 - Supervision clock and compensation control circuit in isdn connection device - Google Patents

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KR100237644B1 KR1019970005729A KR19970005729A KR100237644B1 KR 100237644 B1 KR100237644 B1 KR 100237644B1 KR 1019970005729 A KR1019970005729 A KR 1019970005729A KR 19970005729 A KR19970005729 A KR 19970005729A KR 100237644 B1 KR100237644 B1 KR 100237644B1
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Abstract

본 발명은 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로에 관한 것으로, 종래 장치에 있어서는 초기의 불특정한 클럭에 의하여 종합정보통신망(ISDN)에 동기된 불안정한 외부클럭을 시스템의 클럭으로 사용할 수 있도록 제어되고, 지속적인 종합정보통신망(ISDN)에 동기되어 시스템이 동작하는 도중에 일부 짧은 신호의 로스(Loss)에도 불구하고 내부클럭에 의해 제어되어 시스템이 불안정한 동작을 하도록 하는 문제점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock monitoring and compensation control circuit in an ISDN connection apparatus. In a conventional apparatus, an unstable external clock synchronized with an ISDN by an unspecified initial clock is a system clock. It is controlled to be used as a system, and while the system is operating in synchronization with the ISDN, the system is controlled by an internal clock despite the loss of some short signals, causing the system to be unstable.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 단안정 멀티-바이브레이터와 저항 및 커패시터를 사용하여 동기신호의 불안정 및 일부 신호의 로스(Loss)에 대한 검출된 동기클럭을 보상제어하여 안정한 동작을 하게 하는 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로를 제공하여 종합정보통신망(ISDN)으로부터 검출된 클럭이 정상적이 아닌 경우(예 : 비정상적인 펄스파형 또는 불안정한 짧은 시간의 클럭)에 시스템이 외부 클럭에 동기되어 동작하지 않으며, 클럭이 정상적인 상태에서 짧은 시간동안의 신호로스가 발생하는 경우 시스템이 내부클럭에 의해 동작하지 않아 종합정보통신망(ISDN) 서비스를 받을 수 있도록 하여 안정한 동작을 하게 하는 효과가 있다.Accordingly, the present invention was devised to solve the above-mentioned conventional problems. A monostable multi-vibrator, a resistor, and a capacitor are used to solve the detected synchronization clock for the instability of the synchronization signal and the loss of some signals. When the clock detected from the ISDN is not normal by providing a clock monitoring and compensation control circuit in an ISDN access device that makes stable operation by compensation control (e.g., abnormal pulse waveform or unstable) If the system does not operate in synchronization with an external clock in a short time and the signal loss occurs for a short time in the normal state of the clock, the system is not operated by the internal clock and receives ISDN service. It is effective to make stable operation.

Description

종합정보통신망 접속장치에서의 클럭 감시 및 보상 제어회로Clock Monitoring and Compensation Control Circuit in Integrated Information Network

본 발명은 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로에 관한 것으로, 특히 종합정보통신망(ISDN)에서 검출된 동기신호의 불안정 및 일부 신호의 로스(Loss)에 대한 검출된 동기클럭을 단안정(Monostable) 멀티-바이브레이터(Multi-vibrator)와 저항 및 커패시터를 이용하여 보상제어하는 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock monitoring and compensation control circuit in an ISDN connection apparatus. In particular, the present invention relates to an instability of a synchronization signal detected in an ISDN and a detected synchronization of a loss of some signals. The present invention relates to a clock monitoring and compensation control circuit in an ISDN connection device that compensates and controls a clock using a monostable multi-vibrator, a resistor, and a capacitor.

제1도는 종래 종합정보통신망(ISDN) 접속장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 종합정보통신망(ISDN)에 연결되어 신호를 송수신하는 망접속부(10)와; 상기 망접속부(10)의 수신신호를 받아 동기클럭을 검출하는 동기클럭 검출부(11)와; 클럭을 전송받아 상기 망접속부(10)와 동기클럭 검출부(11)를 제어하는 시스템 제어부(12)와; 플립플롭 집적회로 또는 카운터를 이용해 동기클럭을 감시하여 동기클럭이 존재할 경우 외부 종합정보통신망(ISDN)에 동기된 클럭을 상기 시스템 제어부(12)로 전송하거나, 또한 동기클럭이 존재하지 않을 경우 내부클럭을 상기 시스템 제어부(12)에 전송하는 클럭 감시 제어부(13)로 구성된 것으로, 이와 같이 구성된 종래 장치의 동작과정을 설명한다.1 is a block diagram showing a configuration of a conventional integrated information communication network (ISDN) connection device, as shown therein is connected to the integrated information communication network (ISDN) network connection unit 10 for transmitting and receiving signals; A synchronization clock detection unit (11) for detecting a synchronization clock by receiving the received signal from the network connection unit (10); A system controller 12 which receives a clock and controls the network connection unit 10 and the synchronous clock detection unit 11; The sync clock is monitored using a flip-flop integrated circuit or counter to transmit a clock synchronized to an external integrated information network (ISDN) to the system controller 12 when a sync clock exists, or an internal clock when a sync clock does not exist. It consists of a clock monitoring control unit 13 for transmitting to the system control unit 12, it will be described the operation of the conventional device configured as described above.

제2도는 종래 종합정보통신망(ISDN) 접속장치 타이밍도로서, 이에 도시된 바와 같이 동기클럭이 나타나는 즉시 동기클럭 제어신호가 ‘고전위’가 되어 종합정보통신망(ISDN) 접속장치가 외부 종합정보통신망(ISDN)과 동기된 클럭에 따라 동작하게 되고, 동기클럭이 존재하지 않는 즉시, 동기클럭 제어신호가 ‘저전위’가 되어 내부 클럭으로 상기 종합정보통신망(ISDN) 접속장치가 종합정보통신망(ISDN)과 관계없이 동작하도록 되어있어 지속적인 클럭이 존재하지 않을 경우에도 동기클럭 제어신호가 외부 동기클럭을 사용할 수 있도록 제어하고, 외부 동기클럭이 지속적으로 존재중에 신호가 아주 짧은 시간동안 로스(Loss)가 생길 경우에도 내부클럭을 사용할 수 있도록 제어한다.2 is a timing diagram of a conventional integrated information network (ISDN) connection device. As shown in FIG. 2, as soon as the synchronous clock appears, the synchronous clock control signal becomes 'high potential' so that the integrated information communication network (ISDN) device is connected to the external integrated information communication network. (ISDN) is operated according to the clock synchronized with, and as soon as the synchronous clock does not exist, the synchronous clock control signal is 'low potential', the internal information communication network (ISDN) connected to the internal clock is the integrated information network (ISDN) It is designed to operate regardless of the constant clock, so that the synchronous clock control signal can use the external synchronous clock even when there is no continuous clock, and the signal is lost for a very short time while the external synchronous clock is continuously present. Even if it occurs, the internal clock can be used.

상기와 같이 종래 장치에 있어서는 초기의 불특정한 클럭에 의하여 종합정보통신망(ISDN)에 동기된 불안정한 외부클럭을 시스템의 클럭으로 사용할 수 있도록 제어되고, 지속적인 종합정보통신망(ISDN)망에 동기되어 시스템이 동작하는 도중에 일부 짧은 신호의 로스(Loss)에도 불구하고 내부클럭에 의해 제어되어 시스템이 불안정한 동작을 하도록 하는 문제점이 있었다.As described above, in the conventional apparatus, the unstable external clock synchronized with the ISDN is used as the clock of the system by an initial unspecified clock, and the system is synchronized with the ISDN network. In spite of the loss of some short signal during the operation, there is a problem that the system is controlled by the internal clock to make the system unstable operation.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 단안정 멀티-바이브레이터와 저항 및 커패시터를 사용하여 동기신호의 불안정 및 일부 신호의 로스(Loss)에 대한 검출된 클럭을 보상제어하여 안정한 동작을 하게 하는 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로를 제공함에 목적이 있다.Accordingly, the present invention has been devised to solve the above-mentioned conventional problems, and uses a monostable multi-vibrator, a resistor, and a capacitor to compensate for the detected clock for the instability of the synchronization signal and the loss of some signals. It is an object of the present invention to provide a clock monitoring and compensation control circuit in an ISDN access device that controls and makes a stable operation.

제1도는 종래 종합정보통신망(ISDN) 접속장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional integrated information network (ISDN) connection device.

제2도는 종래 종합정보통신망(ISDN) 접속장치의 타이밍도.2 is a timing diagram of a conventional integrated information network (ISDN) connection device.

제3도는 본 발명 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로의 구성을 보인 예시도.Figure 3 is an exemplary view showing the configuration of the clock monitoring and compensation control circuit in the ISDN connection apparatus of the present invention.

제4도는 제3도의 클럭 감시 및 보상 제어회로의 타이밍도.4 is a timing diagram of the clock monitoring and compensation control circuit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 망접속부 11 : 동기클럭 검출부10: network connection unit 11: synchronous clock detection unit

12 : 시스템 제어부 13 : 클럭 감시 및 제어부12: system control unit 13: clock monitoring and control unit

R1,R1 : 저항 U1,U2 : 단안정 멀티-바이브레이터R1, R1: resistor U1, U2: monostable multi-vibrator

I1 : 인버터 B1,B2 : 삼상버퍼I1: Inverter B1, B2: Three phase buffer

AG1 : 앤드 게이트 C1,C2 : 커패시터AG1: End gate C1, C2: Capacitor

이와 같은 목적을 달성하기 위한 본 발명의 구성은, 종합정보통신망(ISDN)에 연결되어 신호를 송수신하는 망접속부와; 상기 망접속부로부터의 수신신호를 받아 동기 클럭을 검출하는 동기클럭 검출부와; 클럭을 전송받아 상기 망접속부와 상기 동기 클럭 검출부를 제어하는 시스템 제어부를 포함하여 구성된 종합정보통신망 접속장치에 있어서, 상기 동기클럭 검출부로부터 검출된 동기클럭을 입력으로 전송받아 제1저항과 제1커패시터의 시정수에 의해 지연된 신호를 출력하는 제1단안정 멀티-바이브레이터와, 상기 제1단안정 멀티-바이브레이터에서 출력한 신호를 입력받아 제2저항과 제2커패시터의 시정수에 의해 지연된 신호를 출력하는 제2단안정 멀티-바이브레이터와, 상기 제1,2 단안정 멀티-바이브레이터의 출력신호를 전송받아 앤드조합하여 제어신호를 출력하는 앤드 게이트와, 상기 앤드 게이트의 제어신호를 반전시키는 인버터와, 상기 인버터의 반전신호에 따라 외부 종합정보통신망(ISDN)에 동기된 신호를 상기 시스템 제어부로 송신하는 제1삼상버퍼와, 상기 앤드 게이트의 제어신호에 따라 내부 클럭을 상기 시스템 제어부로 송신하는 제2삼상버퍼로 구성된 클럭 감시 및 보상 제어회로를 더 포함하여 구성한 것을 특징으로 한다.The configuration of the present invention for achieving the above object, the network connection unit for transmitting and receiving signals connected to the integrated information communication network (ISDN); A synchronous clock detection unit which receives a received signal from the network connection unit and detects a synchronous clock; A general information communication network access device including a system control unit for receiving a clock and controlling the network connection unit and the synchronous clock detection unit, wherein the synchronous clock detected by the synchronous clock detection unit is received as an input and includes a first resistor and a first capacitor. A first single-stable multi-vibrator that outputs a signal delayed by a time constant of < RTI ID = 0.0 > and < / RTI > a signal output from the first single-stable multi-vibrator and outputs a signal delayed by a time resistance of a second resistor and a second capacitor. A second single-stable multi-vibrator, an AND gate for receiving and outputting the output signals of the first and second single-stable multi-vibrators to output a control signal by combining them, and an inverter for inverting the control signal of the AND gate; A first signal for transmitting a signal synchronized with an external integrated information network (ISDN) to the system controller according to an inverted signal of the inverter; Characterized in that the buffer and constituted by a second clock monitoring and compensation control circuit composed of three-phase buffer for transmitting the internal clock to the system control unit in response to a control signal of the AND gate.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로의 구성을 보인 예시도이고, 제4도는 제3도의 클럭 감시 및 보상 제어회로의 타이밍도로서, 이에 도시한 바와 같이 동기클럭 검출부(11)에서 검출되어진 클럭이 클럭 감시 및 보상 제어회로(30)에 수신되면, 이 수신된 클럭이 제1단안정 멀티-바이브레이터(U1)의 입력(/1A)에 입력되며, 입력신호의 폴링에지(Falling Edge)에서 트리거 되어 상기 제1단안정 멀티-바이브레이터(U1)의 출력(1Q)이 ‘고전위’로 출력되고, 제1저항(R1)과 제1커패시터(C1)의 시정수에 의해 출력펄스의 폭이 제어되며, 입력신호가 없을 경우 상기 제1단안정 멀티-바이브레이터(U1)의 출력은 ‘고전위’로 일정시간 유지된 후 ‘저전위’상태로 되고, 상기 제1단안정 멀티-바이브레이터(U1)의 출력은 제2단안정 멀티-바이브레이터(U2)의 입력(2B)에 입력되며, 상기 입력신호의 라이징에지(Rising Edge)에서 트리거되어 상기 제2단안정 멀티-바이브레이터(U2)의 출력은 ‘저전위’상태로 출력하고, 제2저항(R2)과 제2커패시터(C2)의 시정수만큼 출력신호(/2Q)가 ‘저전위’로 유지된 후 ‘고전위’상태로 된다.FIG. 3 is an exemplary view showing the configuration of the clock monitoring and compensation control circuit in the ISDN connection apparatus of the present invention, and FIG. 4 is a timing diagram of the clock monitoring and compensation control circuit of FIG. When the clock detected by the synchronous clock detector 11 is received by the clock monitoring and compensation control circuit 30, the received clock is input to the input (1A) of the first single-stable multi-vibrator (U1), Triggered at the falling edge of the input signal, the output 1Q of the first single-stable multi-vibrator U1 is output at 'high potential', and the first resistor R1 and the first capacitor C1 are output. The width of the output pulse is controlled by the time constant of, and when there is no input signal, the output of the first single-stable multi-vibrator U1 is maintained at a 'high potential' for a predetermined time and then becomes a 'low potential' state. The output of the first single-stable multi-vibrator U1 is far from the second single-stable multi-vibrator. Is inputted to the input 2B of the vibrator U2, triggered at the rising edge of the input signal, and the output of the second single-stable multi-vibrator U2 is output in a 'low potential' state, After the output signal / 2Q is maintained at the "low potential" by the time constant of the second resistor R2 and the second capacitor C2, the state becomes a "high potential" state.

이후, 앤드 게이트(AG1)는 상기 제1단안정 멀티-바이브레이터(U1)의 출력신호(1Q)와 제2단안정 멀티-바이브레이터(U2)의 출력신호(/2Q)를 앤드조합하여 제어신호를 출력하는데, 상기 앤드 게이트(AG1)의 출력신호가 ‘고전위’일 경우, 즉 종합정보통신망(ISDN)에서 검출된 클럭이 일정시간 존재하거나, 지속적인 존재 후 짧은 시간의 클럭로스(Loss)시에 인버터(11)를 통해 입력되는 반전신호에 의해 제1삼상버퍼(B1)가 제어되어 외부 동기클럭 신호를 상기 시스템 제어부(12)로 전송하며, 상기 앤드 게이트(AG1)의 출력신호가 ‘저전위’일 경우, 즉 종합정보통신망(ISDN)에서 동기신호가 불안정할 경우 제2삼상버퍼(B2)를 제어하여 내부클럭 신호를 상기 시스템 제어부(12)에 전송한다.The AND gate AG1 then combines the output signal 1Q of the first single-stable multi-vibrator U1 and the output signal / 2Q of the second single-stable multi-vibrator U2 to generate a control signal. When the output signal of the AND gate AG1 is 'high potential', that is, when the clock detected in the ISDN exists for a predetermined time or after a short time of clock loss, The first three-phase buffer B1 is controlled by an inverted signal input through the inverter 11 to transmit an external sync clock signal to the system controller 12, and the output signal of the AND gate AG1 is set to 'low potential'. ', Ie, when the synchronization signal is unstable in the integrated information communication network (ISDN), the second three-phase buffer (B2) is controlled to transmit an internal clock signal to the system control unit (12).

이상에서 설명한 본 발명 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어장치에 있어서는 종합정보통신망(ISDN)으로부터 검출된 클럭이 정상적이 아닌 경우(예 : 비정상적인 펄스파형 또는 불안정한 짧은 시간의 클럭)에 시스템이 외부 클럭에 동기되어 동작하지 않으며, 클럭이 정상적인 상태에서 짧은 시간동안의 신호 로스(loss)가 발생하는 경우 시스템이 내부클럭에 의해 동작하지 않아 종합정보통신망(ISDN) 서비스를 받을 수 있도록 하여 안정한 동작을 하는 효과가 있다.In the clock monitoring and compensation control apparatus of the present invention, the ISDN connection apparatus is a case where the clock detected from the ISDN is not normal (e.g., an abnormal pulse waveform or an unstable short time clock). If the system does not operate in synchronization with an external clock, and a signal loss occurs for a short time while the clock is in a normal state, the system may not operate due to an internal clock and may receive ISDN service. It has the effect of stable operation.

Claims (1)

종합정보통신망(ISDN)에 연결되어 신호를 송수신하는 망접속부와; 상기 망접속부로부터의 수신신호를 받아 동기클럭을 검출하는 동기클럭 검출부와; 클럭을 전송받아 상기 망접속부와 상기 동기클럭 검출부를 제어하는 시스템 제어부를 포함하여 구성된 종합정보통신망 접속장치에 있어서, 상기 동기클럭 검출부로부터 검출된 동기클럭을 입력으로 전송받아 제1저항과 제1커패시터의 시정수에 의해 지연된 신호를 출력하는 제1단안정 멀티-바이브레이터와, 상기 제1단안정 멀티-바이브레이터에서 출력한 신호를 입력받아 제2저항과 제2커패시터의 시정수에 의해 지연된 신호를 출력하는 제2단안정 멀티-바이브레이터와, 상기 제1,2단안정 멀티-바이브레이터의 출력신호를 전송받아 앤드조합하여 제어신호를 출력하는 앤드 게이트와, 상기 앤드 게이트의 제어신호를 반전시키는 인버터와, 상기 인버터의 반전신호에 따라 외부 종합정보통신망(ISDN)에 동기된 신호를 상기 시스템 제어부로 송신하는 제1삼상버퍼와, 상기 앤드 게이트의 제어신호에 따라 내부 클럭을 상기 시스템 제어부로 송신하는 제2삼상버퍼로 구성된 클럭 감시 및 보상 제어회로를 더 포함하여 구성한 것을 특징으로 하는 종합정보통신망(ISDN) 접속장치에서의 클럭 감시 및 보상 제어회로.A network connection unit connected to an integrated information communication network (ISDN) to transmit and receive a signal; A synchronization clock detection unit which receives the reception signal from the network connection unit and detects a synchronization clock; A general information communication network access device including a system control unit for receiving a clock and controlling the network connection unit and the synchronous clock detection unit, wherein the synchronous clock detected from the synchronous clock detection unit is received as an input and includes a first resistor and a first capacitor. A first single-stable multi-vibrator that outputs a signal delayed by a time constant of < RTI ID = 0.0 > and < / RTI > a signal output from the first single-stable multi-vibrator and outputs a signal delayed by a time resistance of a second resistor and a second capacitor. A second single-stable multi-vibrator, an AND gate receiving and outputting the output signals of the first and second single-stable multi-vibrators to output a control signal, and an inverter for inverting the control signal of the AND gate; A first third transmitting a signal synchronized with an external integrated information network (ISDN) to the system control unit according to an inverted signal of the inverter; An ISDN connection device, further comprising a clock monitoring and compensation control circuit comprising an upper buffer and a second three-phase buffer configured to transmit an internal clock to the system controller according to a control signal of the AND gate. Clock monitoring and compensation control circuit
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