KR100236257B1 - Image display device and scanning circuit - Google Patents
Image display device and scanning circuit Download PDFInfo
- Publication number
- KR100236257B1 KR100236257B1 KR1019980060503A KR19980060503A KR100236257B1 KR 100236257 B1 KR100236257 B1 KR 100236257B1 KR 1019980060503 A KR1019980060503 A KR 1019980060503A KR 19980060503 A KR19980060503 A KR 19980060503A KR 100236257 B1 KR100236257 B1 KR 100236257B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- output
- input
- signal line
- level
- Prior art date
Links
Abstract
본 발명은 n계열의 시프트 레지스터와, 영상 입력 신호의 샘플링을 행하는 아날로그 스위치를 갖고, n계열의 클럭 신호와, n × m 계열의 영상 입력 신호가 입력되는 데이타 신호선 구동 회로가 구비되어 있고, 시프트 레지스터의 연속하는 L단의 출력 펄스의 논리 연산 결과에 의해, 상기 아날로그 스위치가 제어되는 액티브 매트릭스형 화상 표시 장치 및 시프트 레지스터를 이용하지 않는 주사 회로에 관한 것이다. 여기에서, n은 1이상의 정수이고, m, L은 2이상의 정수이다. 상기의 화상 표시 장치에 의하면, 시프트 레지스터의 계열을 증가시키지 않아도 영상 신호의 샘플링을 확실하게 실행할 수 있다. 그 결과, 화상 표시 장치의 소형화.경량화를 꾀함과 동시에, 화상 표시 장치의 불량률을 적게할 수 있다. 또한, 상기의 주사 회로에 의하면 시프트 레지스터를 이용한 종래의 주사 회로와 비교하여 수율이 커진다.The present invention includes an n-series shift register and an analog switch for sampling the video input signal, and includes a data signal line driver circuit for inputting an n-series clock signal and an n x m-based video input signal. The present invention relates to an active matrix type image display device in which the analog switch is controlled and a scanning circuit which does not use a shift register according to a logical operation result of output pulses of consecutive L stages of the register. Here, n is an integer of 1 or more, m, L is an integer of 2 or more. According to the image display device described above, the sampling of the video signal can be reliably performed without increasing the sequence of the shift register. As a result, miniaturization of the image display apparatus . In addition to reducing the weight, the defective rate of the image display device can be reduced. In addition, according to the scanning circuit described above, the yield is increased as compared with the conventional scanning circuit using the shift register.
Description
본 발명은 액티브 매트릭스형 액정 표시 장치 등의 화상 표시 장치에 관한 것으로, 보다 상세하게는 화상 표시 장치에 이용되는 데이타 신호선 구동 회로 및 주사 신호선 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device such as an active matrix liquid crystal display device, and more particularly, to a data signal line drive circuit and a scan signal line drive circuit used in an image display device.
종래의 화상 표시 장치의 구동 방식의 하나로서 액티브 매트릭스 구동 방식이 알려져 있다.An active matrix driving method is known as one of the driving methods of the conventional image display apparatus.
액티브 매트릭스 구동 방식을 채용한 화상 표시 장치는 도 36에 도시한 바와 같이 화소 어레이와, 주사 신호선 구동 회로(GD)와, 데이타 신호선 구동 회로(SD)로 이루어져 있다.As shown in Fig. 36, an image display device employing an active matrix driving method is composed of a pixel array, a scanning signal line driving circuit GD, and a data signal line driving circuit SD.
화소 어레이에는 다수의 주사 신호선(GLi, GLi+1…)과, 다수의 데이타 신호선(SLj, SLj+1…)이 바둑판 모양으로 설치되어 있고, 각 주사 신호선(GLi, GLi+1 ...)과 각 데이타 신호선(SLj, SLj+1…) 사이에 화소(CELL)가 매트릭스 형태로 설치되어 있다.The pixel array is provided with a plurality of scan signal lines GL i , GL i + 1 ... And a plurality of data signal lines SL j , SL j + 1 ... with a checkerboard shape. Each scan signal line GL i , GL i. The pixel CELL is provided in a matrix form between +1 ... and each data signal line SL j , SL j + 1 ....
데이타 신호선 구동 회로(SD)는 입력된 영상 신호(데이타, DATA)를 타이밍 신호(타이밍, TIMING)에 동기하여 샘플링하고, 샘플링에 의해 얻어진 영상 신호를 필요에 따라서 증폭하여 데이타 신호선(SLj, SLj+1…)으로 보낸다.The data signal line driving circuit SD samples the input video signal (data, DATA) in synchronization with the timing signal (timing, timing), amplifies the video signal obtained by the sampling as necessary, and then outputs the data signal lines SL j , SL. j + 1 …).
주사 신호선 구동 회로(GD)는 주사 신호선(GLi, GLi+1 ...)을 타이밍 신호(TIMING)에 동기하여 순차 선택함으로써, 화소(CELL) 내의 스위칭 소자의 개폐를 제어한다. 이에 따라, 각 데이타 신호선(SLj, SLj+1…) 상의 데이타를 각 화소(CELL)에 기록함과 동시에 각 화소(CELL)에 기록된 데이타를 보존시킨다.The scan signal line driver circuit GD sequentially selects the scan signal lines GL i , GL i + 1 ... In synchronization with the timing signal TIMING, thereby controlling the opening and closing of the switching element in the pixel CELL. Accordingly, data on each data signal line SL j , SL j + 1 ... Is written into each pixel CELL, and data stored in each pixel CELL is stored.
화상 표시 장치가 액정 표시 장치인 경우, 화소(CELL)은 도 37에 도시한 바와 같이 MOSFET(전계 효과 트랜지스터) 등의 스위칭 소자(SW)와, 화소 용량(액정 용량 Cl와, 필요에 따라서 부가되는 보조 용량 Cs로 이루어진다)에 의해 구성된다.When the image display device is a liquid crystal display device, as illustrated in FIG. 37, the pixel CELL is added with a switching element SW such as a MOSFET (field effect transistor) and a pixel capacitor (liquid crystal capacitor Cl, as necessary). Storage capacity Cs).
스위칭 소자(SW)로서 MOSFET를 채용한 경우, MOSFET의 드레인 및 소스를 통하여 데이타 신호선(SLj)와 화소 용량의 한쪽 전극이 접속되고, 게이트는 주사 신호선(GL)에 접속된다. 화소 용량의 다른쪽 전극은 전 화소(CELL)에 공통인 공통 전극선에 접속된다. 액정의 투과율 또는 반사율은 액정 용량 Cl에 인가된 전압에 의해 변조된다. 이에 따라, 화상이 표시된다.When the MOSFET is employed as the switching element SW, the data signal line SL j and one electrode of the pixel capacitor are connected through the drain and the source of the MOSFET, and the gate is connected to the scan signal line GL. The other electrode of the pixel capacitor is connected to the common electrode line common to all the pixels CELL. The transmittance or reflectance of the liquid crystal is modulated by the voltage applied to the liquid crystal capacitor Cl. Thus, an image is displayed.
종래의 액티브 매트릭스형 액정 표시 장치의 스위칭 소자(SW)에는 투명 기판상의 비정질 실리콘 박막이 이용되고 있지만, 주사 신호선 구동 회로(GD)나 데이타 신호선 구동 회로(SD)에는 외부에 부착된 IC가 이용되고 있다.An amorphous silicon thin film on a transparent substrate is used for the switching element SW of the conventional active matrix liquid crystal display device, but an externally mounted IC is used for the scan signal line driver circuit GD and the data signal line driver circuit SD. have.
이에 비하여, 액정 표시 장치의 대화면화를 위하여 다결정 실리콘 박막상에 모놀리식으로 화소 어레이와 구동 회로를 형성하는 기술이 최근 보고되어 있다. 그러나, 다결정 실리콘 박막 트랜지스터는 단결정 실리콘 트랜지스터에 비하여 캐리어의 이동도가 약 1자릿수 작기 때문에 구동력이 크게 떨어져 있다. 특성이 좋지않은 트랜지스터로 구동 회로를 구성하면, 데이타를 확실하게 기록하지 못하게 될 우려가 있다.In contrast, a technique of forming a pixel array and a driving circuit monolithically on a polycrystalline silicon thin film for large screen of a liquid crystal display has been recently reported. However, since the carrier mobility is about one order of magnitude smaller than that of the single crystal silicon transistor, the polycrystalline silicon thin film transistor has a large driving force. If the driving circuit is formed of transistors with poor characteristics, there is a fear that data cannot be reliably written.
이하, 데이타 신호선 구동 회로(SD) 및 주사 신호선 구동 회로(GD)에 대하여 더욱 상세히 설명한다.Hereinafter, the data signal line driver circuit SD and the scan signal line driver circuit GD will be described in more detail.
우선, 데이타 신호선의 구동 방식으로서, 점 순차 구동 방식과 선 순차 구동 방식이 있다.First, there are two types of driving methods for the data signal lines: a point sequential driving method and a line sequential driving method.
점 순차 구동 방식은 도 38에 도시한 바와 같이, 시프트 레지스터(SR)의 각단으로부터의 출력 펄스에 동기시켜 아날로그 스위치(AS …)을 개폐함으로써 영상 입력 신호선(SIG)에 입력된 영상 신호를 데이타 신호선(DL1, DL2 …)에 기록하고 있다. 이 때문에, 영상 신호를 데이타 신호선(DL1, DL2 …)에 기록하기 위하여 사용할 수 있는 시간은 유효 수평 주사 기간(수평 주사 기간의 약 80%)의 화소의 수분의 1밖에 되지 않는다. 그 결과, 대화면화에 의해 데이타 신호선(DL1, DL2 …)의 시정수(용량과 저항의 곱)가 커지면 데이타를 확실하게 기록할 수 없게 되어 표시 품위를 손상할 우려가 있다. 특히, 구동력이 작은 트랜지스터로 아날로그 스위치(AS)를 구성한 경우 표시 품위를 손상하기 쉽다.In the point sequential driving method, as shown in FIG. 38, the video signal inputted to the video input signal line SIG by opening and closing the analog switches AS ... in synchronization with the output pulses from the respective stages of the shift register SR. (DL1, DL2 ...). For this reason, the time which can be used for recording the video signal in the data signal lines DL1, DL2 ... is only one of the number of pixels of the effective horizontal scanning period (about 80% of the horizontal scanning period). As a result, when the time constants (the product of the capacitance and the resistance) of the data signal lines DL1, DL2 ... are increased due to the large screen, the data cannot be reliably recorded, which may damage the display quality. In particular, when the analog switch AS is formed of a transistor having a small driving force, the display quality is easily damaged.
선 순차 구동 방식은 도 39에 도시한 바와 같이, 현재의 수평 주사 기간의 영상 신호를 일단 샘플링 용량(Csa)에 축적하고, 다음의 수평 주사 기간에 그것을 버퍼(OP 앰프)(AMP)를 통하여 데이타 신호선(DL1, DL2 …)로 출력하고 있다. 샘플링 용량(Csa)의 캐패시턴스는 데이타 신호선(DL1, DL2 …)의 그것보다도 보통 작기 때문에, 영상 입력 신호선(SIG)로부터 샘플링 용량(Csa)로의 영상 신호의 기록은 단시간에 끝난다. 게다가, 부하가 큰 데이타 신호선(DL1, DL2 …)으로의 기록은 다음의 수평 주사 기간에 행해지기 때문에, 데이타를 확실하게 기록할 수 있다.In the linear sequential driving method, as shown in Fig. 39, the video signal of the current horizontal scanning period is once stored in the sampling capacitor Csa, and the data is transferred through the buffer (OP amplifier) AMP in the next horizontal scanning period. The signal is output to the signal lines DL1, DL2, .... Since the capacitance of the sampling capacitor Csa is usually smaller than that of the data signal lines DL1, DL2, ..., the recording of the video signal from the video input signal line SIG to the sampling capacitor Csa ends in a short time. In addition, since writing to the data signal lines DL1, DL2 ..., which have a high load is performed in the next horizontal scanning period, data can be reliably recorded.
그러나, 샘플링 용량(Csa)에 보유된 전하가 아날로그 스위치(AS1 … 및 AS2...)의 리크 전류에 의해 감소하는 것을 방지함과 동시에, 버퍼(AMP …)로의 전송시에 있어서의 용량 분할에 의해 감소하는 것을 방지하기 위하여 샘플링 용량(Csa)의 캐패시턴스를 증가시키면, 상기의 점 순차 구동 방식의 경우와 마찬가지로 데이타를 확실하게 기록할 수 없게 된다.However, the charge held in the sampling capacitor Csa is prevented from being reduced by the leakage currents of the analog switches AS1 ... and AS2 ... and at the same time the capacitance is divided during transfer to the buffer AMP. If the capacitance of the sampling capacity Csa is increased in order to prevent the decrease, the data cannot be reliably recorded as in the case of the point sequential driving method described above.
이 문제를 해결하기 위하여, 특공평5-22917호 공보에 개시된 데이타 신호선 구동 회로는 도 40에 도시한 바와 같이, 3계열의 시프트 레지스터(SR1∼SR3)를 구비하고 있고, 영상 신호를 샘플링하는 아날로그 스위치(AS …) 중의 제3n + 1번째, 제3n + 2번째, 제3n + 3번째의 아날로그 스위치(AS)를 각각 시프트 레지스터(SR1, SR2, SR3)에 접속하고 있다. 여기에서 n = 0, 1, 2 …이다.In order to solve this problem, the data signal line driver circuit disclosed in Japanese Patent Laid-Open No. 5-22917 includes three series of shift registers SR1 to SR3, as shown in Fig. 40, and an analog signal for sampling a video signal. The 3n + 1st, 3n + 2nd, and 3n + 3rd analog switches AS in the switches AS ... are connected to the shift registers SR1, SR2, SR3, respectively. Where n = 0, 1, 2... to be.
이 구동 회로에서는 본래 동작 주파수의 3분의 1인 주파수를 갖고, 각각 조금씩 위상을 지연한 클럭 신호(CLK1∼CLK3)에 따라 3계열의 시프트 레지스터(SR1∼SR3)가 구동된다. 이에 따라, 구동력이 작은 다결정 실리콘 박막 트랜지스터에 의해서도 데이타를 확실하게 기록할 수 있다.In this drive circuit, three series of shift registers SR1 to SR3 are driven in accordance with the clock signals CLK1 to CLK3 having a frequency that is one third of the original operating frequency and delaying the phases little by little. As a result, data can be reliably written even by a polycrystalline silicon thin film transistor having a small driving force.
그러나, 상기 종래의 구성은 시프트 레지스터가 복수 계열 필요하기 때문에, 데이타 신호선 구동 회로의 점유 면적이 커짐과 동시에 화상 표시 장치의 비용이 증가하게 된다. 또한, 화상 표시 장치의 소형화, 경량화를 방해하게 되는 문제점을 갖고 있다. 특히, 다결정 실리콘 박막 트랜지스터를 사용한 경우, 단결정 실리콘 기판상에 형성되는 IC에 비하여, 소자의 미세화가 곤란하기 때문에 면적 증가가 현저하다. 또한, 소자수의 증가에 의해 소자 결함의 발생율도 커진다는 문제점도 갖고 있다.However, the conventional configuration requires a plurality of shift registers, which increases the area occupied by the data signal line driver circuit and increases the cost of the image display device. In addition, there is a problem that the size and weight of the image display device are hindered. In particular, when a polycrystalline silicon thin film transistor is used, an area increase is remarkable because the device is difficult to be miniaturized as compared with an IC formed on a single crystal silicon substrate. In addition, the increase in the number of devices also has a problem that the incidence of device defects also increases.
다결정 실리콘 박막 트랜지스터의 트랜지스터 특성은 다결정 실리콘 재료의 고상 성장 기술이나 레이저 어닐링 기술 또는 미세화 기술 등의 진전에 따라서 최근 향상되어 오고 있다. 이에 따라, 1계열의 시프트 레지스터에 의해서도, 요구되는 동작 주파수가 얻어질 가능성이 나타났다. 그러나 대화면화나 고계조화에 의해 아날로그 스위치의 부하가 커지고 있기 때문에, 특성이 향상된 다결정 실리콘 박막 트랜지스터에 의해서도 영상 신호의 확실한 기록이 곤란해지고 있다.Transistor characteristics of polycrystalline silicon thin film transistors have been recently improved according to the progress of solid state growth technology, laser annealing technology, or miniaturization technology of polycrystalline silicon material. As a result, there was also a possibility that the required operating frequency can be obtained even by one series of shift registers. However, since the load of the analog switch is increased due to the large screen and the high gradation, it is difficult to reliably record the video signal even with the polycrystalline silicon thin film transistor having improved characteristics.
다음에, 데이타 신호선 구동 회로(SD) 및 주사 신호선 구동 회로(GD)에 이용되고, 영상 신호의 샘플링 타이밍 또는 주사 신호선에 인가하는 신호의 온/오프의 타이밍을 제어하는 매트릭스형 표시 장치 구동 회로용의 주사 회로를 도 41에 도시 하였다.Next, for the matrix display device driving circuit which is used in the data signal line driving circuit SD and the scanning signal line driving circuit GD, and controls the sampling timing of the video signal or the timing of on / off of the signal applied to the scanning signal line. The scanning circuit of is shown in FIG.
주사 회로는 마스터 슬레이브형인 시프트 레지스터(905)를 이용하고 있다. 시프트 레지스터(905)는 클럭 신호선(901)로부터 입력되는 신호에 기초하여 스타트 펄스 신호선(902)로부터 입력되는 펄스 신호를 일정 방향으로 전송하여 출력 신호선(903-1, 903-2...)으로 순차 출력한다.The scan circuit uses a shift register 905 of a master slave type. The shift register 905 transfers the pulse signal input from the start pulse signal line 902 in a predetermined direction based on the signal input from the clock signal line 901 to the output signal lines 903-1, 903-2 . Output sequentially.
홀수번째의 출력 신호선(903-1, 903-3, 903-5)에는 도 42에 도시한 바와 같이, 클럭 신호선(901)의 신호의 상승에 동기된 신호가 출력되고 있고, 짝수번째의 출력 신호선(903-2, 903-4, 903-6)에는 클럭 신호선(901)의 신호의 하강에 동기된 신호가 출력되고 있다.As shown in FIG. 42, a signal synchronized with the rise of the signal of the clock signal line 901 is output to the odd-numbered output signal lines 903-1, 903-3, and 903-5, and the even-numbered output signal lines A signal synchronized with the falling of the signal of the clock signal line 901 is output to 903-2, 903-4, and 903-6.
출력 신호선(903-1, 903-2 …)에 있어서 인접한 신호선에서의 신호는 서로 온 상태인 기간이 중복하고 있다. 이 때문에, 출력 신호선(903-1, 903-2 …)에서 인접한 신호선에서의 신호의 논리곱을 AND 회로(906-1, 906-2 …)에서 구하여 출력 신호선(904-1, 904-2 …)으로 출력함으로써 출력 신호선(904-1, 904-2 …)마다 타이밍이 다른 펄스 신호를 얻고 있다.The signals in the adjacent signal lines of the output signal lines 903-1, 903-2, ..., overlap each other in the on-state period. For this reason, the logical product of the signals in the signal lines adjacent to the output signal lines 903-1, 903-2 ... is obtained from the AND circuits 906-1, 906-2 ..., and the output signal lines 904-1, 904-2 ... By outputting in the same manner, pulse signals having different timings are obtained for the output signal lines 904-1, 904-2, ....
시프트 레지스터(905)는 구체적으로는 도 43에 도시한 바와 같이, 인버터를 직렬로 접속한 회로로 되어 있다. 이 때문에, 시프트 레지스터(905)를 구성하는 트랜지스터에 결함이 발생되면, 결함이 발생된 트랜지스터보다 후단의 회로가 정상적으로 작동하지 못하게 된다는 문제점을 갖고 있다.Specifically, the shift register 905 is a circuit in which inverters are connected in series, as shown in FIG. For this reason, when a defect occurs in the transistors constituting the shift register 905, there is a problem that the circuit of the latter stage cannot operate normally than the transistor in which the defect occurs.
시프트 레지스터(905)가 1출력당 10개의 트랜지스터로 구성되어 있다고 하고, AND 회로(906-1, 906-2 …)가 각각 6개의 트랜지스터로 구성되어 있다고 하고, 1개의 트랜지스터가 양품일 확률이 P(0≤P≤1)이라고 하면, L단째의 출력이 정상으로 얻어질 확률은 P10*(L+1)+6이 된다. 또한, 1단째로부터 L단째까지의 출력이 정상으로 얻어지는 확률은 P16*L+10이 된다. 이 때문에, 시프트 레지스터(905)의 단수가 커지면 출력이 정상적으로 얻어지는 확률이 낮아져 버린다.It is assumed that the shift register 905 is composed of ten transistors per output, and the AND circuits 906-1, 906-2 are each composed of six transistors, and there is a probability that one transistor is good. If (0≤P≤1), the probability that the L-th stage output is normally obtained is P10 * (L + 1) +6 . Further, the probability that the output from the first stage to the L stage is normal becomes P16 * L + 10 . For this reason, the larger the number of stages of the shift register 905, the lower the probability that the output is normally obtained.
또한, 다결정 Si를 이용하여 표시 패널과 구동 회로를 일체화한 경우, 트랜지스터의 특성이 일정하지 않거나, 정전 파괴 등에 의해 트랜지스터가 정상적으로 동작하기 어렵다. 이 때문에, 단결정을 이용한 IC와 비교하여 불량률이 현저하게 높아진다.In the case where the display panel and the driving circuit are integrated using polycrystalline Si, the transistors are not uniform in characteristics, or the transistors are difficult to operate normally due to electrostatic breakdown. For this reason, compared with the IC which used single crystal, the defect rate becomes remarkably high.
또한, 3판식 프로젝터 등의 화상 표시 장치에서는 쌍방향 주사가 가능한 주사 회로가 필요하기 때문에, 도 44에 도시한 바와 같이, 쌍방향 시프트가 가능한 시프트 레지스터(905')가 필요하게 된다. 이 경우, 시프트 레지스터(905')의 1출력단당 16개의 트랜지스터가 필요해지기 때문에, 주사 회로의 L단째의 출력 신호가 얻어질 확률은 P16*(L+1)+6이 된다. 따라서, 한 방향 주사를 행하는 주사 회로에 있어서의 확률보다도 더욱 작아진다.In addition, in an image display device such as a three-panel type projector, a scanning circuit capable of bidirectional scanning is required. As shown in Fig. 44, a shift register 905 'capable of bidirectional shifting is required. In this case, since 16 transistors are required for one output terminal of the shift register 905 ', the probability that the L-th output signal of the scanning circuit is obtained is P 16 * (L + 1) +6 . Therefore, it becomes smaller than the probability in the scanning circuit which carries out one direction scan.
그래서, 특공평2-13316호 공보에 개시된 방법에서는 동일한 회로를 병렬로 설치하여 결함이 발생된 쪽 회로의 배선을 절단함으로써 불량률을 작게 하고 있다.Therefore, in the method disclosed in Japanese Patent Laid-Open No. 2-13316, the failure rate is reduced by providing the same circuit in parallel and cutting the wiring of the circuit where the defect is generated.
그러나, 이 방법은 회로 규모가 2배로 되어 버리기 때문에, 결함이 생기는 부분도 2배가 되어 버린다. 또한, 결함이 발생된 회로를 식별하여 그 회로의 배선을 절단하는 공정도 필요하게 된다. 그 결과, 검사 및 수정에 장시간을 요하며 생산성이 저하한다.However, since this method doubles the circuit scale, the portion where a defect occurs also doubles. Moreover, the process of identifying the circuit in which the defect generate | occur | produced and cutting the wiring of the circuit is also needed. As a result, it takes a long time for inspection and correction, and the productivity decreases.
한편, 특공평5-70157호 공보의 개시된 방법에서는, 복수개의 샘플링 스위치를 직렬로 접속하고, 각각의 온/오프를 다른 신호로 제어함으로써, 시프트 레지스터를 이용하지 않고 샘플링을 행하도록 하고 있다. 이에 따라, 데이타 신호선을 구동하는 회로의 표시 패널에 일체로 설치된 부분과, 표시 패널과는 별개로 설치된 부분과의 접속선의 수를 저감하고 있다.On the other hand, in the disclosed method of Japanese Patent Laid-Open Publication No. 5-70157, sampling is performed without using a shift register by connecting a plurality of sampling switches in series and controlling each on / off with a different signal. As a result, the number of connection lines between the portion integrally provided in the display panel of the circuit for driving the data signal line and the portion provided separately from the display panel is reduced.
그러나, 이 방법은 복수개의 샘플링 스위치를 직렬로 접속하고 있기 때문에, 온 저항이 커져 버린다. 온 저항을 작게 하고자 하면, 샘플링 스위치를 구성하는 트랜지스터의 크기를 크게 할 필요가 있다. 그 결과, 회로 규모가 커지는 문제점을 갖고 있다.However, in this method, since a plurality of sampling switches are connected in series, the on resistance increases. In order to reduce the on resistance, it is necessary to increase the size of the transistors constituting the sampling switch. As a result, there is a problem that the circuit scale becomes large.
또한, 샘플링 스위치의 온/오프를 제어하는 신호선에는 거대한 트랜지스터가 다수 접속되기 때문에, 그들 트랜지스터에 의한 부하에 의해서 지연이 발생되어 버리는 문제점을 갖고 있다. 또한, 이 방법은 데이타 신호선을 구동하는 회로에만 이용될 수 밖에 없고, 따라서, 주사 신호선을 구동하는 회로에 이용되는 것은 불가능하다.In addition, since a large number of huge transistors are connected to the signal line for controlling the on / off of the sampling switch, there is a problem that a delay occurs due to the load by these transistors. Further, this method can only be used for circuits for driving data signal lines, and therefore, it is impossible to be used for circuits for driving scan signal lines.
또한, 수평 주사선 1840라인 × 수직 주사선 1035라인의 HDTV 규격(고화질 텔레비젼 규격)의 화상을 표시하는 화상 표시 장치에 도 45에 도시한 바와 같이 예를 들면, 수평 주사선 1024라인 × 수직 주사선 768라인의 XGA 규격(Extended Graphic Array 규격)의 화상을 표시하고 싶은 경우, 표시 패널상의 상하 좌우의 화상이 표시되지 않는 부분을 귀선 기간 내에 다음의 표시 데이타를 표시하는 장소까지 주사하지 않으면 안된다. 이 때문에, 귀선 기간만큼 빠른 동작 주파수로 주사할 필요가 있다. 또한, 보통의 동작 주파수로 화상을 표시하는 경우, 도 46에 도시한 바와 같이, 표시를 행하는 선두의 신호 입력 장소를 제어하기 위하여 스타트 펄스 입력 장소를 선택 가능하게 하는 셀렉터를 추가할 필요가 있다. 그 결과, 구동 회로가 역시 대규모로 되어 버리는 문제점을 갖고 있다.In addition, as shown in FIG. 45, for example, an XGA of horizontal scanning line 1024 lines × vertical scanning line 768 lines is shown in an image display device displaying an HDTV standard (high definition television standard) image of horizontal scanning lines 1840 lines × vertical scanning lines 1035 lines. In the case where an image of a standard (Extended Graphic Array standard) is desired to be displayed, a portion in which the top, bottom, left and right images are not displayed on the display panel must be scanned to the place where the next display data is displayed within the retrace period. For this reason, it is necessary to scan at the operating frequency as fast as the return period. In addition, when displaying an image at a normal operating frequency, as shown in Fig. 46, it is necessary to add a selector for selecting a start pulse input location in order to control the signal input location at the head for displaying. As a result, there is a problem that the driving circuit also becomes large scale.
그래서, ISSCC 94(1994 IEEE International Solid-State Circuits Conference)의 PAPER TA9.1은 디코더 회로를 구비한 주사 회로를 제안하고 있다. 그러나, 이 방법으로서는, 트랜지스터 수가 많기 때문에 회로 규모가 커진다.Accordingly, PAPER TA9.1 of ISSCC 94 (1994 IEEE International Solid-State Circuits Conference) proposes a scanning circuit having a decoder circuit. However, in this method, since the number of transistors is large, the circuit scale becomes large.
본 발명의 목적은 시프트 레지스터의 계열을 불필요하게 증가시키지 않고 영상 신호의 샘플링을 확실하게 실행할 수 있는 데이타 신호선 구동 회로를 구비한 화상 표시 장치를 제공함에 있다.It is an object of the present invention to provide an image display device having a data signal line driving circuit which can reliably execute sampling of a video signal without unnecessarily increasing the series of shift registers.
이 목적을 달성하기 위하여, 본 발명의 액티브 매트릭스형 화상 표시 장치는 열방향으로 배열된 복수의 데이타 신호선과, 행방향으로 배열된 복수의 주사 신호선과, 상기 데이타 신호선과 주사 신호선과의 교점에 화상의 표시를 행하는 화소가 배치되어 있는 화소 어레이와, 이 데이타 신호선에 영상 신호를 공급하는 데이타 신호선 구동 회로와, 상기 주사 신호선에 주사 펄스를 공급하는 주사 신호선 구동 회로를 구비하고 있고, 데이타 신호선 구동 회로에는 n계열의 클럭 신호와, n × m 계열의 영상 입력 신호가 입력되고, 데이타 신호선 구동 회로는 n계열의 시프트 레지스터와, 상기 영상 입력 신호의 샘플링을 행하는 아날로그 스위치를 갖고, 시프트 레지스터의 복수단의 출력 펄스의 논리 연산 결과에 따라 상기 아날로그 스위치가 제어되는 구성이다. 여기에서, n은 1이상의 정수이고 m은 2이상의 정수이다.In order to achieve this object, the active matrix image display device of the present invention comprises a plurality of data signal lines arranged in a column direction, a plurality of scanning signal lines arranged in a row direction, and an image at the intersection of the data signal lines and the scanning signal lines. And a pixel array in which pixels for displaying a pixel are arranged; a data signal line driver circuit for supplying a video signal to the data signal line; and a scan signal line driver circuit for supplying scan pulses to the scan signal line. The n series of clock signals and the n x m series of video input signals are input, and the data signal line driver circuit has an n series of shift registers and an analog switch for sampling the video input signal. The analog switch is controlled according to the logical operation result of the output pulse of . Here, n is an integer of 1 or more and m is an integer of 2 or more.
이것에 의하면, 시프트 레지스터의 계열수(n)보다도 영상 입력 신호의 계열수(n × m)가 크기 때문에, 1계열의 시프트 레지스터를 이용한다고 해도 영상 신호의 샘플링을 확실하게 실행할 수 있다. 이 때문에, 표시 품위를 떨어뜨리지 않고 구동 회로의 점유 면적을 억제할 수 있다. 그 결과, 화상 표시 장치의 소형화, 경량화를 꾀할 수 있음과 동시에 화상 표시 장치의 불량률을 적게 할 수 있다.According to this, the sequence number (n × m) of the video input signal is larger than the sequence number n of the shift register, so that the sampling of the video signal can be reliably performed even when one shift register is used. For this reason, the occupation area of a drive circuit can be suppressed without degrading display quality. As a result, the size and weight of the image display device can be reduced and the defective rate of the image display device can be reduced.
본 발명의 다른 목적은 간단한 회로 구성에 의해 불량률을 적게 하여 수율을 향상시킬 수 있는 주사 회로를 제공하는 데 있다.Another object of the present invention is to provide a scanning circuit which can improve the yield by reducing the defective rate by a simple circuit configuration.
이 목적을 달성하기 위하여, 본 발명의 매트릭스 표시 장치 구동 회로용 주사 회로는 신호 입력용 m라인의 펄스 신호선과, 신호 출력용 L라인의 출력 신호선과, 펄스 신호선에 입력되는 신호에 기초하여 출력 신호선에 출력하는 신호의 온/오프를 순차 전환하는 전환 수단을 구비하고 있고, 상기 전환 수단은 m라인의 펄스 신호선 중 n라인의 펄스 신호선에 입력되는 신호에 기초하여 논리 연산에 의해 각 출력 신호선으로 출력하는 신호의 온/오프를 행하고 또한, 논리 연산에 이용하는 n라인의 펄스 신호선의 조합은 출력 신호선마다 다르게 되어 있고, n은 mCn≥L인 조건을 만족하고 있다.In order to achieve this object, the scanning circuit for a matrix display device driving circuit of the present invention uses an output signal line based on a pulse signal line of an m line for signal input, an output signal line of an L line for signal output, and a signal input to the pulse signal line. Switching means for sequentially switching on / off of an output signal, said switching means outputting to each output signal line by a logic operation based on a signal input to an n-line pulse signal line of an m-line pulse signal line; The combination of the n-line pulse signal lines used for the on / off signal and the logic operation is different for each output signal line, and n satisfies the condition of mCn?
이것에 의하면, 시프트 레지스터를 이용하고 있지 않기 때문에, 출력 신호선으로부터 출력 신호가 얻어질 확률이 시프트 레지스터를 이용한 종래의 주사 회로와 비교하여 훨씬 커진다. 게다가, 종래의 주사 회로와 비교하여 간단한 회로 구성이다. 따라서, 주사 회로의 수율이 종래보다도 커진다.According to this, since the shift register is not used, the probability that the output signal is obtained from the output signal line is much larger than that of the conventional scanning circuit using the shift register. In addition, it is a simple circuit configuration compared with the conventional scanning circuit. Therefore, the yield of a scanning circuit becomes larger than before.
본 발명의 또 다른 목적, 특징 및 우수한 점은 다음과 같이 기재된 바에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은 첨부 도면을 참조한 다음의 설명으로 명백해 질 것이다.Further objects, features and advantages of the present invention will be fully understood from the following description. Further benefits of the present invention will become apparent from the following description with reference to the accompanying drawings.
도 1는 본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 구성을 도시한 블럭도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing the configuration of a data signal line driver circuit of an image display device according to the present invention.
도 2는 도 1의 데이타 신호선 구동 회로에 있어서의 각 신호선 상의 신호를 도시한 파형도.FIG. 2 is a waveform diagram showing signals on respective signal lines in the data signal line driver circuit of FIG.
도 3는 본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 다른 구성을 도시한 블럭도.3 is a block diagram showing another configuration of a data signal line driver circuit of the image display device according to the present invention;
도 4는 도 3의 데이타 신호선 구동 회로에 있어서의 각 신호선 상의 신호를 도시한 파형도.FIG. 4 is a waveform diagram showing a signal on each signal line in the data signal line driver circuit of FIG.
도 5는 본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 그 외의 구성을 도시한 블럭도.Fig. 5 is a block diagram showing another structure of the data signal line driver circuit of the image display device according to the present invention.
도 6는 도 5의 데이타 신호선 구동 회로에 있어서의 각 신호선 상의 신호를 도시한 파형도.FIG. 6 is a waveform diagram showing a signal on each signal line in the data signal line driver circuit of FIG. 5; FIG.
도 7는 도 5의 데이타 신호선 구동 회로에 있어서의 논리 회로의 한 예를 도시한 것으로, 다이나믹형 부정 논리곱 회로의 회로도.FIG. 7 shows an example of a logic circuit in the data signal line driver circuit of FIG. 5, and is a circuit diagram of a dynamic negative AND circuit. FIG.
도 8는 본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 그 외의 구성을 도시한 블럭도.Fig. 8 is a block diagram showing another structure of the data signal line driver circuit of the image display device according to the present invention.
도 9는 도 8의 데이타 신호선 구동 회로에 있어서의 각 신호선 상의 신호를 도시한 파형도.FIG. 9 is a waveform diagram showing a signal on each signal line in the data signal line driver circuit of FIG. 8; FIG.
도 10는 도 8의 데이타 신호선 구동 회로에 있어서의 논리 회로의 한 예를 도시한 것으로, 다이나믹형 부정 논리합 회로의 회로도.FIG. 10 shows an example of a logic circuit in the data signal line driver circuit of FIG. 8, and is a circuit diagram of a dynamic negative logic circuit. FIG.
도 11는 시프트 레지스터의 한 예를 도시한 회로도.11 is a circuit diagram showing an example of a shift register.
도 12는 시프트 레지스터의 다른 예를 도시한 회로도.12 is a circuit diagram showing another example of a shift register.
도 13는 도 11 및 도 12의 시프트 레지스터에 있어서의 클럭형 인버터의 한 예를 도시한 회로도.FIG. 13 is a circuit diagram showing an example of a clocked inverter in the shift registers of FIGS. 11 and 12.
도 14는 본 발명에 관한 표시 장치용 주사 회로의 구성을 도시한 블럭도.Fig. 14 is a block diagram showing the structure of a scanning circuit for a display device according to the present invention.
도 15는 도 14의 주사 회로의 입력 신호 및 출력 신호의 한 예를 도시한 파형도.15 is a waveform diagram showing an example of an input signal and an output signal of the scanning circuit of FIG. 14;
도 16는 본 발명에 관한 표시 장치용 주사 회로의 다른 구성을 도시한 회로도.Fig. 16 is a circuit diagram showing another configuration of the scanning circuit for display device according to the present invention.
도 17는 도 14의 주사 회로의 입력 신호 및 출력 신호의 다른 예를 도시한 파형도.17 is a waveform diagram showing another example of an input signal and an output signal of the scanning circuit of FIG. 14;
도 18는 도 14의 주사 회로의 입력 신호 및 출력 신호의 그 외의 예를 도시한 파형도.18 is a waveform diagram showing another example of an input signal and an output signal of the scanning circuit of FIG. 14;
도 19는 도 14의 주사 회로에 있어서의 AND 회로의 구성의 한 예를 도시한 회로도.19 is a circuit diagram illustrating an example of a configuration of an AND circuit in the scanning circuit of FIG. 14.
도 20는 본 발명의 주사 회로에 이용되는 인코더 회로의 한 예를 도시한 블럭도.20 is a block diagram showing an example of an encoder circuit used in the scanning circuit of the present invention.
도 21는 도 20의 인코더 회로의 입력 신호 및 출력 신호를 도시한 파형도.21 is a waveform diagram showing an input signal and an output signal of the encoder circuit of FIG. 20;
도 22는 주사 회로의 다른 구체예를 도시한 회로도.Fig. 22 is a circuit diagram showing another specific example of the scanning circuit.
도 23는 도 22의 주사 회로의 동작을 도시한 파형도.FIG. 23 is a waveform diagram showing the operation of the scanning circuit of FIG. 22; FIG.
도 24는 도 22의 주사 회로의 출력단의 구체예를 도시한 회로도.FIG. 24 is a circuit diagram showing a specific example of an output terminal of the scanning circuit of FIG. 22;
도 25a는 도 24에 있어서의 3입력의 다이나믹식 NAND 회로의 내부 구성을 도시한 회로도이며, 도 25b는 도 24에 있어서의 3입력 다이나믹식 NOR 회로의 내부 구성을 도시한 회로도.25A is a circuit diagram showing an internal configuration of a three-input dynamic NAND circuit in FIG. 24, and FIG. 25B is a circuit diagram showing an internal configuration of a three-input dynamic NOR circuit in FIG.
도 26는 액티브 매트릭스형 화상 표시 장치의 개략적인 구성을 도시한 블럭도.Fig. 26 is a block diagram showing a schematic configuration of an active matrix image display device.
도 27는 주사 회로의 그 외의 구체예를 도시한 회로도.27 is a circuit diagram showing another specific example of the scanning circuit.
도 28는 도 27의 주사 회로의 동작을 도시한 파형도.28 is a waveform diagram showing an operation of the scanning circuit of FIG. 27;
도 29는 주사 회로의 그 외의 구체 예를 도시한 회로도.29 is a circuit diagram showing another specific example of the scanning circuit.
도 30는 도 29의 주사 회로의 동작을 도시한 파형도.30 is a waveform diagram showing an operation of the scanning circuit in FIG. 29;
도 31는 주사 회로의 그 외의 구체예를 도시한 회로도.Fig. 31 is a circuit diagram showing another specific example of the scanning circuit.
도 32는 도 31의 주사 회로의 동작을 도시한 파형도.32 is a waveform diagram showing an operation of the scanning circuit in FIG. 31;
도 33는 주사 회로의 그 외의 구체예를 도시한 회로도.33 is a circuit diagram showing another specific example of the scanning circuit;
도 34는 도 33의 주사 회로의 동작을 도시한 파형도.34 is a waveform diagram illustrating an operation of the scanning circuit of FIG. 33;
도 35(a)는 주사 회로의 출력 신호선의 전압을 유지하는 구성을 도시한 회로도.Fig. 35A is a circuit diagram showing the structure of holding the voltage of the output signal line of the scanning circuit.
도 35(b)는 주사 회로의 출력 신호선의 전압을 유지하는 다른 구성을 도시한 회로도.Fig. 35B is a circuit diagram showing another configuration for holding the voltage of the output signal line of the scanning circuit.
도 36는 종래의 화상 표시 장치의 한 예를 도시한 블럭도.36 is a block diagram showing an example of a conventional image display apparatus.
도 37는 도 36의 화상 표시 장치로서의 액정 표시 장치에 있어서의 화소의 구성을 도시한 회로도.FIG. 37 is a circuit diagram showing a structure of a pixel in a liquid crystal display device as the image display device of FIG. 36; FIG.
도 38는 도 36의 화상 표시 장치에 있어서의 점 순차 구동 방식의 데이타 신호선 구동 회로의 구성예를 도시한 블럭도.FIG. 38 is a block diagram showing a configuration example of a data signal line driving circuit of a point sequential driving method in the image display device of FIG.
도 39는 도 36의 화상 표시 장치에 있어서의 선 순차 구동 방식의 데이타 신호선 구동 회로의 구성예를 도시한 블럭도.FIG. 39 is a block diagram showing an example of the configuration of a data signal line driving circuit of a line sequential driving method in the image display device of FIG.
도 40는 도 36의 화상 표시 장치에 있어서 복수 계열의 시프트 레지스터를 구비한 데이타 신호선 구동 회로의 구성예를 도시한 블럭도.40 is a block diagram showing an example of the configuration of a data signal line driver circuit having a plurality of series of shift registers in the image display device of FIG.
도 41는 종래의 표시 장치용 주사 회로의 한 예를 도시한 블럭도.41 is a block diagram showing an example of a conventional scanning circuit for a display device.
도 42는 도 41의 주사 회로의 입력 신호 및 출력 신호를 도시한 파형도.FIG. 42 is a waveform diagram showing an input signal and an output signal of the scanning circuit of FIG. 41; FIG.
도 43는 도 41의 주사 회로에 있어서의 시프트 레지스터의 구성을 도시한 회로도.FIG. 43 is a circuit diagram showing a structure of a shift register in the scanning circuit of FIG. 41;
도 44는 쌍방향 시프트가 가능한 시프트 레지스터의 구성을 도시한 회로도.Fig. 44 is a circuit diagram showing the configuration of a shift register capable of bidirectional shifting.
도 45는 HDTV 규격인 화상의 표시 장치에서, XGA 규격인 화상을 표시한 형태를 도시한 설명도.Fig. 45 is an explanatory diagram showing a mode in which an image in XGA standard is displayed in a display device of an image in HDTV standard;
도 46는 HDTV 규격인 화상과 XGA 규격인 화상을 표시할 수 있는 화상 표시 장치를 도시한 블럭도.Fig. 46 is a block diagram showing an image display device capable of displaying an image that is an HDTV standard and an image that is an XGA standard.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
SW : 스위칭 소자SW: switching element
SD : 데이타 신호선 구동 회로SD: Data Signal Line Driver Circuit
LG : 논리 회로LG: Logic Circuit
AS : 아날로그 스위치AS: Analog Switch
GD : 주사 신호선 구동 회로GD: Scanning Signal Line Driver Circuit
GLi, GLi+1… : 주사 신호선GL i , GL i + 1 . : Scan signal line
SLj, SLj+1… : 데이타 신호선SL j , SL j + 1 ... : Data signal line
DL1, DL2 … : 데이타 신호선DL1, DL2... : Data signal line
본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 실시예를 제1 도 내지 도 3를 기초로 설명하면 다음과 같다.An embodiment of a data signal line driver circuit of an image display device according to the present invention will be described below with reference to FIGS.
본 실시예의 데이타 신호선 구동 회로는 도 1에 도시한 바와 같이, 클럭 신호(CLK)에 동기하여 m단의 출력(N1, N2, N3 …)에 펄스 신호를 순차 출력하는 1계열의 시프트 레지스터(SR)과, 시프트 레지스터(SR)에 있어서의 인접하는 3단의 출력[Ni, Ni+1, Ni+2(i : 양의 정수)]에 기초하여 논리 연산을 행하고, 연산 결과를 출력하는 m개의 논리 회로(LG …)와, 논리 회로(LG …)의 출력(O1, O2, O3 …)로부터의 신호에 기초하여 3계통의 영상 입력 신호선(SIG1∼SIG3)의 어느 하나를 데이타 신호선(DL1, DL2, DL3 …)에 접속하는 m개의 아날로그 스위치(AS …)을 구비하고 있다.As shown in Fig. 1, the data signal line driver circuit of this embodiment has a series of shift registers SR for sequentially outputting pulse signals to the output stages N1, N2, N3, ... in synchronization with the clock signal CLK. M and logical outputs based on three adjacent outputs [Ni, Ni + 1, Ni + 2 (i: positive integer)] in the shift register SR, and m output values are output. Based on the signals from the logic circuit LG ... and the outputs O1, O2, O3 ... of the logic circuit LG ..., one of the three system video input signal lines SIG1 to SIG3 is connected to the data signal line DL1, M analog switches AS ... connected to DL2, DL3 ...).
시프트 레지스터(SR)의 실제의 회로예를 도 11에 도시하였다. 또한, 이 회로에는 m단의 출력(N1, N2, N3, …, Nm) 중의 2단만이 도시되어 있다. 또한, 이 회로에 사용되고 있는 클럭형 인버터의 내부 회로예를 도 13에 도시하였다.11 shows an actual circuit example of the shift register SR. In addition, only two stages of the outputs N1, N2, N3, ..., Nm of m stages are shown in this circuit. 13 shows an internal circuit example of the clock type inverter used in this circuit.
상기의 구성에 있어서, 시프트 레지스터(SR)의 각 단은 스타트 펄스(SRT) 및 클럭 신호(CLK)에 기초하여 도 2에 도시한 바와 같이, 출력(N1, N2, N3 …)에 펄스를 순차 출력한다. 논리 회로(LG)는 시프트 레지스터(SR)의 3개의 출력(Ni, Ni+1, Ni+2)의 논리합(OR)을 구함으로써 출력(Ni)로부터의 펄스의 3배의 폭을 갖는 펄스를 생성하여 출력(Oi)로 출력한다.In the above configuration, each stage of the shift register SR sequentially outputs pulses to the outputs N1, N2, N3, ... as shown in Fig. 2 based on the start pulse SRT and the clock signal CLK. Output The logic circuit LG obtains a logic sum OR of the three outputs Ni, Ni + 1, and Ni + 2 of the shift register SR to obtain a pulse having a width three times the pulse from the output Ni. Create and output to output (Oi).
3배의 폭을 갖는 펄스는 전후 각각 2개의 펄스와 중첩되어 있다. 이 때문에, 이 펄스로 아날로그 스위치(AS)를 제어함으로써 단일 계열의 영상 신호를 샘플링하면, 인접 화소 정보의 혼입을 초래하여 표시에 결함이 발생되는 경우가 있다. 이것을 방지하기 위하여 영상 입력 신호선(SIG1∼SIG3)로부터의 3계열의 영상 신호를 샘플링하고 있다. 영상 입력 신호선(SIG1∼SIG3)에는 각각 3m-2, 3m-1, 3m번째(m : 양의 정수)의 화소 데이타가 통상의 3배 시간으로 신장되어 입력되어 있는 것이 바람직하다.Pulses having a width three times overlap with two pulses before and after each. For this reason, sampling of a single series of video signals by controlling the analog switch AS with this pulse may cause mixing of adjacent pixel information, which may cause display defects. In order to prevent this, three series of video signals from video input signal lines SIG1 to SIG3 are sampled. It is preferable that the pixel data of the 3m-2, 3m-1, and 3mth (m: positive integers) are extended and input in the normal three times time, respectively, to the video input signal lines SIG1 to SIG3.
또한, 인접 화소의 상관은 통상 높기 때문에, 단일 계열의 영상 신호를 이용하여도 거의 정확한 데이타를 데이타 신호선(DL1, DL2...)에 기록할 수 있다. 왜냐하면, 샘플링 기간의 초기의 2/3기간에서 대략의 전위 레벨을 기록하고, 나머지 1/3기간에 정확한 전위 레벨을 기록할 수 있기 때문이다.In addition, since the correlation between adjacent pixels is usually high, almost accurate data can be recorded on the data signal lines DL1, DL2 ... even when using a single series of video signals. This is because an approximate potential level can be recorded in the second two-thirds of the sampling period, and the correct potential level can be recorded in the remaining one-third period.
본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 다른 실시예를 도 3에 도시하였다.3 shows another embodiment of the data signal line driver circuit of the image display device according to the present invention.
본 실시예의 데이타 신호선 구동 회로는 클럭 신호(CLK)에 동기하여 m단의 출력(N1, N2, N3 …)에 펄스 신호를 순차 출력하는 1계열의 시프트 레지스터(SR)과, 시프트 레지스터(SR)에서의 두개의 출력(Ni, Ni+2)에 기초하여 논리 연산을 행하여, 연산 결과를 출력하는 m개의 논리 회로(LG …)과, 논리 회로(LG …)의 출력(O1, O2, O3 …)로부터의 신호에 기초하여 4계통의 영상 입력 신호선(SIG1∼SIG4)의 어느 하나를 데이타 신호선(DL1, DL2, DL3 …)에 접속하는 m개의 아날로그 스위치(AS …)을 구비하고 있다.The data signal line driver circuit of this embodiment is a series of shift registers SR and a shift register SR which sequentially output pulse signals to m outputs N1, N2, N3 ... in synchronization with the clock signal CLK. M logic circuits (LG ...) for performing a logical operation based on the two outputs (Ni, Ni + 2) at and outputting the result of the calculation, and outputs (O1, O2, O3 ...) of the logic circuit (LG ...). M analog switches AS ... which connect one of the four system video input signal lines SIG1 to SIG4 to the data signal lines DL1, DL2, DL3 ... based on the signal from the "
시프트 레지스터(SR)의 실제 회로예를 도 12에 도시하였다. 또한, 이 회로에는 m단의 출력(N1, N2, N3, …, Nm) 중의 2단만이 도시되어 있다. 이 회로에 사용되고 있는 클럭형 인버터는 상기와 동일하다.An actual circuit example of the shift register SR is shown in FIG. In addition, only two stages of the outputs N1, N2, N3, ..., Nm of m stages are shown in this circuit. The clock type inverter used in this circuit is the same as above.
상기의 구성에 있어서, 시프트 레지스터(SR)의 각 단은 스타트 펄스(SRT) 및 클럭 신호(CLK)에 기초하여 도 4에 도시한 바와 같이, 출력(N1, N2, N3 …)에 펄스를 순차 출력한다. 논리 회로(LG)는 시프트 레지스터(SR)의 1개씩 걸른 2개의 출력(Ni, Ni+2)의 논리합(OR)을 구함으로써 출력(Ni)로부터의 펄스의 2배의 폭을 갖는 펄스를 생성하여 출력(Oi)로 출력한다.In the above configuration, each stage of the shift register SR sequentially outputs pulses to the outputs N1, N2, N3... As shown in FIG. 4 based on the start pulse SRT and the clock signal CLK. Output The logic circuit LG generates a pulse having a width twice the pulse from the output Ni by obtaining a logical sum OR of two outputs Ni and Ni + 2 filtered one by one of the shift register SR. Output to the output (Oi).
2배의 폭을 갖는 펄스는 전후 각각 3개의 펄스와 중첩되어 있다. 이 때문에, 이 펄스로 아날로그 스위치(AS)를 제어함으로써 단일 계열의 영상 신호를 샘플링하면, 인접 화소 정보의 혼입을 초래하여 표시에 결함이 발생되는 경우가 있다. 이것을 방지하기 위하여, 영상 입력 신호선(SIG1∼SIG4)로부터의 4계열의 영상 신호를 샘플링하고 있다. 영상 입력 신호선(SIG1∼SIG4)에는 각각 4m-3, 4m-2, 4m-1, 4m번째의 화소 데이타가 통상의 4배 시간으로 신장되어 입력되어 있는 것이 바람직하다.Pulses having twice the width overlap with three pulses before and after each. For this reason, sampling of a single series of video signals by controlling the analog switch AS with this pulse may cause mixing of adjacent pixel information, which may cause display defects. In order to prevent this, four series of video signals from video input signal lines SIG1 to SIG4 are sampled. It is preferable that 4m-3, 4m-2, 4m-1, and 4m-th pixel data are respectively extended and input to the video input signal lines SIG1 to SIG4 in the usual 4 times time.
또한, 인접 화소의 상관은 통상 높기 때문에, 단일 계열의 영상 신호를 이용하여도 거의 정확한 데이타를 데이타 신호선(DL1, DL2 …)에 기록할 수 있다. 왜냐하면, 샘플링 기간의 초기의 3/4기간에서 대략의 전위 레벨을 기록하고, 나머지 1/4기간에 정확한 전위 레벨을 기록할 수 있기 때문이다.In addition, since the correlation between adjacent pixels is usually high, almost accurate data can be recorded on the data signal lines DL1, DL2 ... even when using a single series of video signals. This is because the approximate potential level can be recorded in the first three quarters of the sampling period, and the correct potential level can be recorded in the remaining quarters.
상기 2개의 실시예에 있어서, 시프트 레지스터(SR)의 출력 펄스는 정극성 펄스이며, 논리 회로(LG)는 논리합 출력을 생성하는 논리합 회로이다. 논리합 회로는 보통 부정 논리곱 회로와 반전 회로(인버터)의 조합에 의해 구성된다.In the above two embodiments, the output pulse of the shift register SR is a positive polarity pulse, and the logic circuit LG is a logic sum circuit that generates a logic sum output. The OR circuit is usually constituted by a combination of a negative AND circuit and an inverting circuit (inverter).
아날로그 스위치(AS)는 N채널형 트랜지스터 또는 P채널형 트랜지스터로 구성되지만, 넓은 전압 범위의 영상 신호를 보다 정확하게 전송하기 위해서는 N채널형 트랜지스터와 P채널형 트랜지스터를 병렬로 접속한 CMOS 스위치로 구성되는 것이 바람직하다. 이러한 점은 다음의 실시예에서도 마찬가지이다.The analog switch AS is composed of an N-channel transistor or a P-channel transistor, but in order to more accurately transmit a wide voltage range video signal, the analog switch is composed of a CMOS switch in which an N-channel transistor and a P-channel transistor are connected in parallel. It is preferable. This is also true in the following examples.
상기의 실시예에 유사한 실시예로서, 시프트 레지스터(SR)의 출력 펄스가 부극성 펄스이며, 논리 회로(LG)가 논리곱 출력을 생성하는 논리곱 회로인 데이타 신호선 구동 회로를 사용해도 좋다. 논리곱 회로는 통상, 부정 논리합 회로와 반전 회로(인버터)의 조합에 의해 구성된다.As an embodiment similar to the above embodiment, a data signal line driver circuit may be used in which the output pulse of the shift register SR is a negative pulse and the logic circuit LG is an AND circuit that generates an AND product. The logical AND circuit is usually constituted by a combination of a negative AND circuit and an inverting circuit (inverter).
이 경우, 아날로그 스위치는 부극성 신호에 의해 개폐가 제어되는 구성으로 되어 있을 필요가 있지만 상술한 바와 같이, 아날로그 스위치가 CMOS 스위치로 구성되어 있는 경우에는 N채널형 트랜지스터와 P채널형 트랜지스터로 게이트 입력을 교체하면 좋다.In this case, the analog switch needs to have a configuration in which opening and closing is controlled by a negative signal, but as described above, when the analog switch is composed of a CMOS switch, the gate input is input to the N-channel transistor and the P-channel transistor. It is good to replace.
이상의 실시예에서는, 논리 회로(LG)에 논리합 회로 또는 논리곱 회로를 이용하였지만, 통상의 CMOS 논리 회로에 있어서는 논리합(OR) 또는 논리곱(AND) 출력을 생성하는 것 보다도 부정 논리곱(NAND) 또는 부정 논리합(NOR)의 출력을 생성하는 편이 용이하고, 회로 규모의 축소에도 유용하다. 이 때문에, 다음의 실시예에서 도시한 바와 같이, 논리 회로(LG)는 부정 논리곱(NAND) 또는 부정 논리합(NOR)로 구성되는 것이 바람직하다. 또한, 이들 실시예에서는 시프트 레지스터(SR)로서 도 11의 회로를 채용한 데이타 신호선 구동 회로의 구성예 및 파형에 대하여 설명하였지만 도 12의 회로를 채용하여도 동일한 작용 효과가 있다.In the above embodiment, the OR circuit or AND circuit is used for the logic circuit LG. However, in a general CMOS logic circuit, a negative AND product is generated rather than generating an OR or AND output. Alternatively, it is easier to generate an NOR output, which is also useful for reducing the circuit scale. For this reason, as shown in the following embodiment, it is preferable that the logic circuit LG is constituted by a negative logical product NAND or a negative logical sum NOR. In addition, although the configuration example and waveform of the data signal line driver circuit which employ | adopted the circuit of FIG. 11 as a shift register SR were demonstrated in these Example, the same effect is also effected when employing the circuit of FIG.
본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 다른 실시예를 도 5에 도시하였다.Another embodiment of the data signal line driver circuit of the image display device according to the present invention is shown in FIG.
본 실시예의 데이타 신호선 구동 회로는 부극성 펄스를 출력하는 시프트 레지스터(SR)과, 시프트 레지스터(SR)의 3개의 출력[Ni#, N(i+1)#, N(i+2)#]의 부정 논리곱을 출력하는 논리 회로(NAND …)를 구비하고 있다. 논리 회로(NAND)에는 예를 들면, 다이나믹형 부정 논리곱 회로가 사용된다.The data signal line driver circuit of this embodiment has a shift register SR for outputting a negative pulse and three outputs of the shift register SR [Ni #, N (i + 1) #, N (i + 2) #]. And a logic circuit (NAND ...) for outputting a negative AND. As the logic circuit NAND, for example, a dynamic negative AND circuit is used.
다이나믹형 부정 논리곱 회로는 도 7에 도시한 바와 같이, 병렬 접속된 3개의 P채널형 MOS 트랜지스터와, 이들 P채널형 MOS 트랜지스터에 직렬 접속된 1개의 N채널형 MOS 트랜지스터로 이루어져 있다.As shown in Fig. 7, the dynamic negative logic circuit consists of three P-channel MOS transistors connected in parallel and one N-channel MOS transistor connected in series to these P-channel MOS transistors.
3개의 P채널형 MOS 트랜지스터의 각 게이트 전극에는 시프트 레지스터(SR)으로부터의 부극성 출력[Ni#, N(i+1)#, N(i+2)#]가 입력되고 있고, N채널형 MOS 트랜지스터의 게이트 전극에는 3단 앞의 부정 논리곱 회로의 출력(Oi+3)이 입력되고 있다.Negative outputs [Ni #, N (i + 1) #, N (i + 2) #] from the shift register SR are input to each gate electrode of the three P-channel MOS transistors. The output (Oi + 3) of the negative AND circuit of three stages is input to the gate electrode of the MOS transistor.
상기의 구성에 있어서, 3개의 P채널형 MOS 트랜지스터의 어느 하나가 도통 상태로 되면 출력(Oi)가 하이 레벨이 된다. 따라서, 아날로그 스위치(AS)가 도통한다. 한편 3개의 P채널형 MOS 트랜지스터 모두가 차단 상태로 되면, 3단 앞의 부정 논리곱 회로의 출력(Oi+3)이 하이 레벨이 된다. 그 결과, N채널형 MOS 트랜지스터가 도통 상태로 되기 때문에, 출력(Oi)가 로우 레벨이 된다. 따라서, 아날로그 스위치(AS)가 차단된다.In the above arrangement, when any one of the three P-channel MOS transistors is in a conductive state, the output Oi is at a high level. Therefore, the analog switch AS becomes conductive. On the other hand, when all three P-channel MOS transistors are cut off, the output (Oi + 3) of the negative AND circuit of the third stage becomes high level. As a result, since the N-channel MOS transistor is in a conductive state, the output Oi is at a low level. Thus, the analog switch AS is cut off.
시프트 레지스터(SR)의 출력(N1#, N2# …)의 파형 및 논리 회로(NAND …)의 출력(O1, O2 …)의 파형을 도 6에 도시하였다. 도면에서 도 2와 동일한 출력(O1, O2 …)가 얻어지는 것을 알 수 있다.The waveforms of the outputs N1 #, N2 # ... of the shift register SR and the waveforms of the outputs O1, O2 ... of the logic circuit NAND ... are shown in FIG. It can be seen from the figure that the same outputs O1, O2... As in FIG. 2 are obtained.
논리 회로(NAND)에 다이나믹형 부정 논리곱 회로를 채용하면, 소자수를 삭감할 수 있기 때문에 데이타 신호선 구동 회로의 점유 면적을 축소할 수 있다. 본 실시예와 같이 3입력의 부정 논리곱 회로인 경우, 스태틱형 부정 논리곱 회로는 6개의 트랜지스터가 필요하게 되지만, 다이나믹형 부정 논리곱 회로는 4개의 트랜지스터로 완료된다.By employing a dynamic negative logic circuit for the logic circuit NAND, the number of elements can be reduced, so that the occupied area of the data signal line driver circuit can be reduced. In the case of a three-input negative AND circuit as in this embodiment, the static negative AND circuit requires six transistors, but the dynamic negative AND circuit is completed with four transistors.
본 발명에 관한 화상 표시 장치의 데이타 신호선 구동 회로의 다른 실시예를 도 8에 도시하였다.Another embodiment of the data signal line driver circuit of the image display device according to the present invention is shown in FIG.
본 실시예의 데이타 신호선 구동 회로는 정극성 펄스를 출력하는 시프트 레지스터(SR)과, 시프트 레지스터(SR)의 3개의 출력[Ni, N(i+1), N(i+2)]의 부정 논리합을 출력하는 논리 회로(NOR …)을 구비하고 있다. 논리 회로(NOR)에는 예를 들면, 다이나믹형 부정 논리합 회로가 사용된다.The data signal line driving circuit of this embodiment has a negative logic sum of a shift register SR for outputting a positive pulse and three outputs [Ni, N (i + 1), N (i + 2)] of the shift register SR. A logic circuit NOR ... is outputted. As the logic circuit NOR, for example, a dynamic negative logic circuit is used.
다이나믹형 부정 논리합 회로는 도 10에 도시한 바와 같이, 병렬 접속된 3개의 N채널형 MOS 트랜지스터와, 이들 N채널형 MOS 트랜지스터에 직렬 접속된 1개의 P채널형 MOS 트랜지스터로 이루어져 있다.As shown in FIG. 10, the dynamic negative logic circuit consists of three N-channel MOS transistors connected in parallel and one P-channel MOS transistor connected in series with these N-channel MOS transistors.
3개의 N채널형 MOS 트랜지스터의 각 게이트 전극에는 시프트 레지스터(SR)으로부터의 정극성 출력[Ni, N(i+1), N(i+2)]가 입력되고 있고, P채널형 MOS 트랜지스터의 게이트 전극에는 3단 앞의 부정 논리합 회로의 출력[O(i+3)#]이 입력되고 있다.The positive outputs [Ni, N (i + 1), N (i + 2)] from the shift register SR are input to each gate electrode of the three N-channel MOS transistors. The output [O (i + 3) #] of the negative AND circuit of three stages is input to the gate electrode.
상기의 구성에 있어서, 3개의 N채널형 MOS 트랜지스터의 어느 하나가 도통 상태가 되면, 출력(Oi#)가 로우 레벨로 된다. 따라서, 아날로그 스위치(ASN)이 도통한다. 한편 3개의 N채널형 MOS 트랜지스터 모두가 차단 상태로 되면, 3단 앞의 부정 논리곱 회로의 출력[O(i+3)#]이 로우 레벨이 된다. 그 결과, P채널형 MOS 트랜지스터가 도통 상태로 되기 때문에, 출력(Oi#)가 하이 레벨이 된다. 따라서, 아날로그 스위치(ASN)이 차단된다.In the above configuration, when any one of the three N-channel MOS transistors is in a conductive state, the output Oi # is at a low level. Therefore, the analog switch ASN conducts. On the other hand, when all three N-channel MOS transistors are in the cutoff state, the output [O (i + 3) #] of the negative AND circuit of three stages goes low. As a result, since the P-channel MOS transistor is brought into a conductive state, the output Oi # is at a high level. Thus, the analog switch ASN is cut off.
시프트 레지스터(SR)의 출력(Ni, N2 …)의 파형 및 논리 회로(NAND …)의 출력(O1#, O2# …)의 파형을 도 9에 도시하였다. 도면에서 도 2와 역상인 출력(O1#, O2# …)가 얻어지는 것을 알 수 있다.The waveforms of the outputs Ni, N2 ... of the shift register SR and the waveforms of the outputs O1 #, O2 # ... of the logic circuit NAND ... are shown in FIG. 9. In the figure, it can be seen that outputs O1 #, O2 #... That are inverse to those in FIG. 2 are obtained.
논리 회로(NOR)에 다이나믹형 부정 논리합 회로를 채용하면, 소자수를 삭감할 수 있기 때문에 데이타 신호선 구동 회로의 점유 면적을 축소할 수 있다. 본 실시예와 같이 3입력의 부정 논리합 회로인 경우, 스태틱형 부정 논리합 회로는 6개의 트랜지스터가 필요하게 되지만, 다이나믹형 부정 논리합 회로는 4개의 트랜지스터로 완료된다.When the dynamic negative logic circuit is employed as the logic circuit NOR, the number of elements can be reduced, so that the occupied area of the data signal line driver circuit can be reduced. In the case of a three-input negative logic circuit as in the present embodiment, the static negative logic circuit requires six transistors, but the dynamic negative logic circuit is completed with four transistors.
이상의 실시예에 있어서, 시프트 레지스터(SR)의 출력에 기초하여 논리 연산을 행하는 논리 연산 회로(LG, NAND, NOR)은 연산 기능을 갖는 회로 이외에 1개 또는 복수의 반전.증폭 기능을 갖는 회로를 포함하고 있어도 좋다. 이 경우, 비교적 작은 시프트 레지스터(SR)에 의해서도 구동력이 큰 아날로그 스위치를 구동할 수 있게 된다. 또한, 반전.증폭 기능을 갖는 회로를 추가하면 아날로그 스위치의 제어 신호의 극성이 바뀐다.In the above embodiment, the logic arithmetic circuits LG, NAND, and NOR, which perform logical arithmetic based on the output of the shift register SR, have one or more inversions in addition to the circuit having the arithmetic function . A circuit having an amplifying function may be included. In this case, an analog switch having a large driving force can be driven even by a relatively small shift register SR. Also, invert . Adding a circuit with amplification changes the polarity of the control signal of the analog switch.
또한, 이상의 실시예에서는 영상 입력 신호를 데이타 신호선에 직접 입력하는 점 순차 구동 방식의 데이타 신호선 구동 회로에 대하여 설명하였지만, 선 순차 구동 방식의 데이타 신호선 구동 회로에도 물론 응용할 수 있다.In the above embodiment, the data signal line driving circuit of the point sequential driving method for directly inputting an image input signal to the data signal line has been described, but it can of course also be applied to the data signal line driving circuit of the line sequential driving method.
또한, 이상의 실시예에서는 1계열의 시프트 레지스터(SR)을 구비하고 있고, 다수 계열의 영상 신호를 다상(多相) 샘플링하는 데이타 신호선 구동 회로에 대하여 설명하였지만, n계열의 시프트 레지스터(SR)을 구비하고 있고, n의 정수배의 영상 입력 신호선상의 영상 신호를 샘플링하는 구성으로 하여도 좋다. 또한, 이상의 실시예의 데이타 신호선 구동 회로를 조합하여 사용하여도 좋다.In the above embodiment, a data signal line driver circuit having one series of shift registers SR and multi-phase sampling a plurality of series of video signals has been described. However, the n series of shift registers SR are described. It may be provided with the structure which samples the video signal on the video input signal line of integer multiple of n. Further, the data signal line driver circuits of the above embodiments may be used in combination.
또한, 본 발명의 화상 표시 장치는 화소 어레이와, 주사선 구동 회로와, 데이타 신호선 구동 회로가 별도의 기판상에 형성된 액정 표시 장치에 적용될 수 있을 뿐만아니라, 이들 구동 회로의 한쪽 또는 양쪽이 화소 어레이와 동일 기판상에 형성된 액정 표시 장치에도 적용될 수 있다.Further, the image display device of the present invention can be applied not only to a liquid crystal display device in which a pixel array, a scan line driver circuit, and a data signal line driver circuit are formed on a separate substrate, but also one or both of these drive circuits are connected to the pixel array. It can also be applied to a liquid crystal display device formed on the same substrate.
특히, 이들 구동 회로의 한쪽 또는 양쪽이 투명 기판상의 다결정 실리콘 박막에 형성된 구동 회로 일체형의 액정 표시 장치에 본 발명이 적용된 경우에 효과적이다. 왜냐하면, 다결정 실리콘 박막 트랜지스터는 단결정으로 형성된 트랜지스터에 비하여 구동력이 떨어져 있기 때문에, 아날로그 스위치에 의한 영상 신호의 샘플링에 장시간을 요하기 때문이다.In particular, it is effective when the present invention is applied to a liquid crystal display device of a drive circuit type in which one or both of these drive circuits are formed in a polycrystalline silicon thin film on a transparent substrate. This is because a polycrystalline silicon thin film transistor has a lower driving force than a transistor formed of a single crystal, and therefore requires a long time for sampling of an image signal by an analog switch.
상기 실시예에서는 액티브 매트릭스형의 액정 표시 장치에의 응용을 중심으로 본 발명을 설명하였지만, 본 발명은 다른 화상 표시 장치에도 응용할 수 있다.In the above embodiment, the present invention has been described mainly on application to an active matrix liquid crystal display device, but the present invention can be applied to other image display devices.
다음에, 본 발명에 관한 매트릭스 표시 장치 구동 회로용 주사 회로(화상 표시 장치의 데이타 신호선 구동 회로 내 또는 주사 신호선 구동 회로 내에 이용된다)의 실시예를 도 14 내지 도 35에 기초하여 설명하면 다음과 같다.Next, an embodiment of a scanning circuit for a matrix display device driving circuit (used in a data signal line driving circuit or a scanning signal line driving circuit of an image display device) according to the present invention will be described with reference to Figs. same.
도 14에 주사 회로의 구성의 한 예를 도시하였고, 도 15에 펄스 신호선(101-1∼4)와 출력 신호선(102-1∼6)의 신호 파형의 한 예를 도시하였다. 또, 설명을 간단히 하기 위하여, 펄스 신호선의 수 m을 4로 하고 있고, 출력 신호선의 수 L을 6으로 하고 있다. 또한, 각 출력 신호를 제어하는 신호선의 수 n을 2로 하고 있다. 실제의 회로에서는 m = 8∼12, n = 2∼4, L = 60∼200 이다.An example of the configuration of the scanning circuit is shown in FIG. 14, and an example of signal waveforms of the pulse signal lines 101-1 to 4 and the output signal lines 102-1 to 6 is shown in FIG. For simplicity, the number m of pulse signal lines is 4, and the number L of output signal lines is 6. In addition, the number n of signal lines for controlling each output signal is set to two. In an actual circuit, m = 8-12, n = 2-4, L = 60-200.
m라인의 펄스 신호선 중에서 n라인의 펄스 신호선을 선택하는 조합의 수는 mCn이다. 따라서, 복수의 출력 신호선이 동시에 온으로 되지 않도록 하기 위해서는 L ≤ mCn의 조건을 충족할 필요가 있다.The number of combinations for selecting n pulse signal lines from among m signal pulse lines is mCn. Therefore, in order to prevent the plurality of output signal lines from being turned on at the same time, it is necessary to satisfy the condition of L ≦ mCn.
AND 회로(103-1)은 펄스 신호선(101-1)의 신호와 펄스 신호선(101-2)의 신호의 논리곱을 출력 신호선(102-1)으로 출력한다. 마찬가지로, AND 회로(103-2)는 펄스 신호선(101-1)의 신호와 펄스 신호선(101-3)의 신호의 논리곱을 출력 신호선(102-2)로 출력한다. AND 회로(103-3)은 펄스 신호선(101-1)의 신호와 펄스 신호선(101-4)의 신호의 논리곱을 출력 신호선(102-3)으로 출력한다. AND 회로(103-4)는 펄스 신호선(101-2)의 신호와 펄스 신호선(101-3)의 신호의 논리곱을 출력 신호선(102-4)에 출력한다. AND 회로(103-5)는 펄스 신호선(101-2)의 신호와 펄스 신호선(101-4)의 신호의 논리곱을 출력 신호선(102-5)에 출력한다. AND 회로(103-6)은 펄스 신호선(101-3)의 신호와 펄스 신호선(101-4)의 신호의 논리곱을 출력 신호선(102-6)에 출력한다.The AND circuit 103-1 outputs the logical product of the signal of the pulse signal line 101-1 and the signal of the pulse signal line 101-2 to the output signal line 102-1. Similarly, the AND circuit 103-2 outputs the logical product of the signal of the pulse signal line 101-1 and the signal of the pulse signal line 101-3 to the output signal line 102-2. The AND circuit 103-3 outputs the logical product of the signal of the pulse signal line 101-1 and the signal of the pulse signal line 101-4 to the output signal line 102-3. The AND circuit 103-4 outputs the logical product of the signal of the pulse signal line 101-2 and the signal of the pulse signal line 101-3 to the output signal line 102-4. The AND circuit 103-5 outputs the logical product of the signal of the pulse signal line 101-2 and the signal of the pulse signal line 101-4 to the output signal line 102-5. The AND circuit 103-6 outputs the logical product of the signal of the pulse signal line 101-3 and the signal of the pulse signal line 101-4 to the output signal line 102-6.
이에 따라, 4라인의 펄스 신호선(101-1∼4) 중의 2라인만을 온으로 하는 펄스 신호를 펄스 신호선(101-1∼4)에 입력하면, 출력 신호선(102-1∼6)에는 온 상태인 기간이 서로 다른 펄스 신호가 출력된다.Accordingly, when a pulse signal for turning on only two lines of the four pulse signal lines 101-1 to 4 is input to the pulse signal lines 101-1 to 4, the output signal lines 102-1 to 6 are in the on state. Pulse signals with different durations are output.
각 출력 신호선(102-1∼6) 상의 출력 신호는 6개의 트랜지스터로 구성되는 1개의 AND 회로에 의해서만 제어된다. 따라서, 1개의 트랜지스터가 양품일 확률이 P(0≤P≤1)이라고 하면, 각 단으로부터 출력이 정상적으로 얻어지는 확률은 P6이 된다. 또한, 모든 단으로부터 출력이 정상적으로 얻어질 확률은 P6*6이 된다.The output signal on each output signal line 102-1 to 6 is controlled only by one AND circuit composed of six transistors. Therefore, if the probability that one transistor is good is P (0? P? 1), the probability that the output is normally obtained from each stage is P 6 . In addition, the probability that the output is normally obtained from all stages is P6 * 6 .
이에 비하여, 종래와 같이 시프트 레지스터를 이용하여 표시 장치용 주사 회로를 구성한 경우에는 L단째의 출력이 정상으로 얻어질 확률은 P10*(L+1)+6이 된다. 또한 1단째에서 L단째까지의 출력이 정상으로 얻어질 확률은 P16*L+10이 된다.On the other hand, when the display device scanning circuit is constructed using the shift register as in the related art, the probability that the output of the L-stage is normally obtained is P 10 * (L + 1) +6 . In addition, the probability that the output from the first stage to the L stage is normally obtained becomes P 16 * L + 10 .
P6≥ P10*(1+1)+6= P26≥ P10*(6+1)+6= P76이기 때문에, 본 실시예의 표시 장치용 주사 회로의 각 단이 정상적으로 동작할 확률은 종래의 표시 장치용 주사 회로의 그것보다도 높은 것을 알 수 있다. 또한, P6*6= P36≥ P10*6+10= P106이기 때문에, 본 실시예의 표시 장치용 주사 회로의 전단이 정상적으로 동작할 확률은 종래의 표시 장치용 주사 회로의 그것보다도 높은 것을 알 수 있다. 윗 식의 부호는 P = 0 또는 P = 1일 때만 성립하지만, 현실적으로는 존재할 수 없다. 따라서, 본 실시예의 표시 장치용 주사 회로에 의하면 종래의 표시 장치용 주사 회로에 비하여 수율이 확실히 높아진다.Since P 6 ≥ P 10 * (1 + 1) +6 = P 26 ≥ P 10 * (6 + 1) +6 = P 76 , the probability that each stage of the display circuit scanning circuit of the present embodiment operates normally It turns out that it is higher than that of the conventional scanning circuit for display apparatuses. Further, since P 6 * 6 = P 36 ≥ P 10 * 6 + 10 = P 106 , the probability that the front end of the scan circuit for display device of this embodiment operates normally is higher than that of the conventional scan circuit for display device. Able to know. The sign of the above expression holds only when P = 0 or P = 1, but cannot exist in reality. Therefore, according to the display device scanning circuit of this embodiment, the yield is surely higher than that of the conventional display device scanning circuit.
또한, 상기의 확률 계산에 있어서, m라인의 펄스 신호선에 공급되는 신호는 신뢰성이 충분이 높은 외부의 인코더 회로에 의해 생성된다고 가정하였다.In addition, in the above probability calculation, it is assumed that the signal supplied to the pulse signal line of the m line is generated by an external encoder circuit having high reliability.
도 14의 회로 구성 및 도 15의 신호 파형은 본 발명의 한 예를 도시한 것이며, 이에 한정되지는 않는다. 예를 들면, AND 회로를 NOR 회로로 치환하고, 펄스 신호선의 신호의 극성을 반전시켜도 좋다. NOR 회로는 4개의 트랜지스터로 구성할 수 있기 때문에 불량률이 더욱 저하한다. 따라서, 표시 장치용 주사 회로의 수율이 더욱 높아진다. NOR 회로를 도 16에 도시한 바와 같이 다이나믹형으로 하면 더욱더 소자수를 삭감할 수 있다.The circuit configuration in FIG. 14 and the signal waveform in FIG. 15 illustrate an example of the present invention, but are not limited thereto. For example, the AND circuit may be replaced with a NOR circuit to reverse the polarity of the signal of the pulse signal line. Since the NOR circuit can be composed of four transistors, the defective rate is further reduced. Thus, the yield of the scanning circuit for display device is further increased. If the NOR circuit is made dynamic as shown in Fig. 16, the number of elements can be further reduced.
도 15에 도시된 신호 파형에서는 복수의 펄스 신호의 전환을 동시에 행하고 있다 이 때문에, 글리치(glitch)가 발생하면 본래의 타이밍 이외의 타이밍으로 주사 신호가 출력될 수 있다. 또한, 글리치는 펄스 신호를 출력하는 회로를 구성하고 있는 소자의 특성 오차나, 펄스 신호선 상의 기생 용량이나 저항 등이 커지면, 펄스 신호선에 있어서의 펄스 신호의 지연 시간의 오차가 커지기 때문에 발생한다.In the signal waveform shown in Fig. 15, a plurality of pulse signals are simultaneously switched. Therefore, when glitch occurs, the scan signal can be output at a timing other than the original timing. Glitch occurs because the error of the delay time of the pulse signal in the pulse signal line increases when the characteristic error of the element constituting the circuit for outputting the pulse signal, parasitic capacitance, resistance, etc. on the pulse signal line increases.
그래서, 도 17에 도시한 바와 같이, 임의의 펄스 신호선의 신호가 리셋되고 나서 일정한 시간(tdd)가 경과한 후, 다른 펄스 신호선의 신호가 세트되도록 m라인의 펄스 신호선에 신호를 입력하도록 하면, 지연 시간 오차의 영향을 없앨 수 있다.Therefore, as shown in Fig. 17, after a predetermined time t dd has elapsed since the signal of an arbitrary pulse signal line is reset, the signal is input to the pulse signal line of the m line so that the signal of another pulse signal line is set. Therefore, the influence of delay time error can be eliminated.
또한, 도 18에 도시한 바와 같이, 세트 상태에 있는 펄스 신호선의 조합이 바뀌기 직전에 세트 상태에 있는 펄스 신호선의 신호가 일정 시간(tres)만큼 리셋 되도록 하여도 지연 시간의 오차의 영향을 없앨 수 있다.Further, as shown in Fig. 18, even if the signal of the pulse signal line in the set state is reset for a predetermined time t res immediately before the combination of the pulse signal lines in the set state is changed, the effect of the delay time error is eliminated. Can be.
또한, 도 19에 도시한 바와 같이, AND 회로(103-1, 103-2 …)을 구성하는 전계 효과 트랜지스터(601-1∼6)에 있어서의 채널 크기(채널폭 Wp, Wn 및 채널 길이 Lp, Ln)을 표 1과 같이 변화시킴으로써, 논리 계산을 위한 조건이 참인 상태가 일정 시간 이상 지속되었을 때만 출력 신호가 전환하도록 회로의 시정수나 반전 임계치 전압을 조정하여도 좋다.Further, as shown in Fig. 19, the channel sizes (channel widths Wp, Wn, and channel length Lp) of the field effect transistors 601-1 to 6 constituting the AND circuits 103-1, 103-2 .... , Ln) as shown in Table 1, the time constant of the circuit or the inverted threshold voltage may be adjusted so that the output signal switches only when the condition for which the logic calculation is true is maintained for a predetermined time or more.
이상의 실시예에서는 m라인의 펄스 신호선에 외부 회로로부터 신호를 공급하였지만, 도 20에 도시한 바와 같은 인코더 회로를 표시 장치용 주사 회로에 포함시킴으로써, 외부로부터의 신호선의 라인수를 삭감할 수 있다. 인코더 회로에 있어서의 클럭 신호선(701), 스타트 펄스 신호선(702) 및 펄스 신호선(101-1∼4)의 신호의 타이밍을 도 21에 도시하였다.In the above embodiment, the signal is supplied from the external circuit to the pulse signal line of the m line, but by including the encoder circuit shown in FIG. 20 in the display circuit scanning circuit, the number of lines of the signal line from the outside can be reduced. The timing of the signals of the clock signal line 701, the start pulse signal line 702, and the pulse signal lines 101-1 to 4 in the encoder circuit are shown in FIG.
주사 회로의 다른 구체예에 대하여, 도 22 내지 도 26에 기초하여 설명하면 다음과 같다.Another specific example of the scanning circuit will be described below with reference to FIGS. 22 to 26.
본 실시예의 주사 회로는 도 22에 도시한 바와 같이, 펄스 신호선(1-1-1∼4)로부터의 펄스 신호를 디코드하는 다이나믹 식의 디코더 회로(1-4)와, 디코더 회로(1-4)로부터의 신호를 반전시켜서 출력 신호선(1-3-1∼4)로 출력하는 인버터 회로(1-5-1∼4)로 구성되어 있다.As shown in Fig. 22, the scanning circuit of this embodiment includes a dynamic decoder circuit 1-4 and a decoder circuit 1-4 for decoding the pulse signals from the pulse signal lines 1-1-1 to 4; And inverter circuits 1-5-1 to 4 that invert the signal from the output signal to the output signal lines 1-3-1 to 4, respectively.
디코더 회로(1-4)는 4개의 디코드부(1-4-1∼4)를 구비하고 있고, 각 디코드부(1-4-1∼4)는 1개의 P형 트랜지스터(1-4-A)의 드레인, 소스와, 2개의 N형 트랜지스터(1-4-B∼C)의 드레인, 소스를 전원측에서 GND(접지)측으로 차례대로 직렬로 접속한 구조로 되어 있다.The decoder circuit 1-4 has four decode sections 1-4-1 to 4, and each decode section 1-4-1 to 4 has one P-type transistor 1-4-A. ), The drain and the source, and the drain and the source of the two N-type transistors 1-4-B to C are connected in series from the power supply side to the GND (ground) side in order.
모든 디코드부(1-4-1∼4)의 P형 트랜지스터(1-4-A)의 게이트는 리셋 신호선(1-2)에 접속되어 있다.The gates of the P-type transistors 1-4-A of all the decode sections 1-4-1 to 4 are connected to the reset signal line 1-2.
디코드부(1-4-1)의 N형 트랜지스터(1-4-C)의 게이트는 펄스 신호선(1-1-1)에 접속되어 있고, N형 트랜지스터(1-4-B)의 게이트는 펄스 신호선(1-1-3)에 접속되어 있다.The gate of the N-type transistor 1-4-C of the decode section 1-4-1 is connected to the pulse signal line 1-1-1, and the gate of the N-type transistor 1-4-B is connected. It is connected to the pulse signal line 1-1-3.
디코드부(1-4-2)의 N형 트랜지스터(1-4-C)의 게이트는 펄스 신호선(1-1-2)에 접속되어 있고, N형 트랜지스터(1-4-B)의 게이트는 펄스 신호선(1-1-3)에 접속되어 있다.The gate of the N-type transistor 1-4-C of the decode section 1-4-2 is connected to the pulse signal line 1-1-2, and the gate of the N-type transistor 1-4-B is connected. It is connected to the pulse signal line 1-1-3.
디코드부(1-4-3)의 N형 트랜지스터(1-4-C)의 게이트는 펄스 신호선(1-1-1)에 접속되어 있고, N형 트랜지스터(1-4-B)의 게이트는 펄스 신호선(1-1-4)에 접속되어 있다.The gate of the N-type transistor 1-4-C of the decode section 1-4-3 is connected to the pulse signal line 1-1-1, and the gate of the N-type transistor 1-4-B is connected. It is connected to the pulse signal line 1-1-4.
디코드부(1-4-4)의 N형 트랜지스터(1-4-C)의 게이트는 펄스 신호선(1-1-2)에 접속되어 있고, N형 트랜지스터(1-4-B)의 게이트는 펄스 신호선(1-1-4)에 접속되어 있다.The gate of the N-type transistor 1-4-C of the decode section 1-4-4 is connected to the pulse signal line 1-1-2, and the gate of the N-type transistor 1-4-B is connected. It is connected to the pulse signal line 1-1-4.
각 디코드부(1-4-1∼4)의 출력[즉, P형 트랜지스터(1-4-A)와 N형 트랜지스터(1-4-B)와의 접속부]는 각각 인버터 회로(1-5-1∼4)의 입력에 접속되어 있다. 인버터 회로(1-5-1∼4)의 출력은 각각 출력 신호선(1-3-1∼4)에 접속되어 있다.The outputs of the decode sections 1-4-1 to 4 (that is, the connections between the P-type transistors 1-4-A and N-type transistors 1-4-B) are respectively inverter circuits 1-5-. It is connected to the input of 1-4. The outputs of the inverter circuits 1-5-1 to 4 are connected to the output signal lines 1-3-1 to 4, respectively.
상기의 구성에 있어서, 펄스 신호선(1-1-1∼4)에는 펄스 신호가 입력되고, 리셋 신호선(1-2)에는 리셋 신호가 입력된다.In the above configuration, a pulse signal is input to the pulse signal lines 1-1-1 to 4, and a reset signal is input to the reset signal line 1-2.
리셋 신호는 도 23에 도시한 바와 같이, 임의의 펄스 신호선(1-1-1∼4)의 레벨이 하이 레벨로 변화하기 직전의 일정 시간(tres)만큼 로우 레벨이 되도록 설정되어 있다.As shown in Fig. 23, the reset signal is set so as to be at a low level for a predetermined time t res immediately before the level of the arbitrary pulse signal lines 1-1-1 to 4 changes to a high level.
펄스 신호는 주사 기간 중, 펄스 신호선(1-1-1∼4) 중 2개가 차례대로 하이 레벨이 되도록 설정되어 있고, 상기의 기간(tres)에는 모든 펄스 신호선(1-1-1∼4)가 로우 레벨로 리셋되도록 설정되어 있다. 펄스 신호선(1-1-2, 1-1-4)의 펄스 신호는 펄스 신호선(1-1-1, 1-1-3)의 펄스 신호를 반전한 신호로 되어 있다. 따라서, 4라인의 펄스 신호선(1-1-1∼4) 중의 절반(2개)가 독립이다.The pulse signal is set so that two of the pulse signal lines 1-1-1 to 4 become high levels in turn during the scanning period, and all the pulse signal lines 1-1-1 to 4 in the above period t res . ) Is set to reset to the low level. The pulse signals of the pulse signal lines 1-1-2 and 1-1-4 are the signals obtained by inverting the pulse signals of the pulse signal lines 1-1-1 and 1-1-3. Therefore, half (two) of the four pulse signal lines 1-1-1 to 4 are independent.
디코더 회로(1-4)의 디코드부(1-4-1) 및 인버터 회로(1-5-1)은 펄스 신호선(1-1-1과 1-1-3)의 신호의 논리곱을 출력 신호선(1-3-1)으로 출력한다. 디코더 회로(1-4)의 디코드부(1-4-2) 및 인버터 회로(1-5-2)는 펄스 신호선(1-1-2와 1-1-3)의 신호의 논리곱을 출력 신호선(1-3-2)로 출력한다. 디코더 회로(1-4)의 디코드부(1-4-3) 및 인버터 회로(1-5-3)은 펄스 신호선(1-1-1과 1-1-4)의 신호의 논리곱을 출력 신호선(1-3-3)으로 출력한다. 디코더 회로(1-4)의 디코드부(1-4-4) 및 인버터 회로(1-5-4)는 펄스 신호선(1-1-2와 1-1-4)의 신호의 논리곱을 출력 신호선(1-3-4)로 출력한다.The decoder 1-4-1 and the inverter circuit 1-5-1 of the decoder circuit 1-4 output the logical product of the signals of the pulse signal lines 1-1-1 and 1-1-3. Output as (1-3-1). The decoder 1-4-2 and the inverter circuit 1-5-2 of the decoder circuit 1-4 output the logical product of the signals of the pulse signal lines 1-1-2 and 1-1-3. Output as (1-3-2). The decoder 1-4-3 and the inverter circuit 1-5-3 of the decoder circuit 1-4 output the logical product of the signals of the pulse signal lines 1-1-1 and 1-1-4. Output as (1-3-3). The decoder 1-4-4 and the inverter circuit 1-5-4 of the decoder circuit 1-4 output the logical product of the signals of the pulse signal lines 1-1-2 and 1-1-4. Output as (1-3-4).
이에 따라, 출력 신호선(1-3-1∼4)를 차례대로 하이 레벨로 하는 펄스로 이루어진 주사 신호가 얻어진다.As a result, a scanning signal composed of pulses for bringing the output signal lines 1-3-1 to 4 into high levels in sequence is obtained.
또한, 펄스 신호선(1-1-1∼4)의 레벨이 하이 레벨로 변화하기 직전의 일정 기간(tres)에서는 디코더 회로(1-4)의 모든 디코드부(1-4-1∼4)의 P형 트랜지스터(1-4-A)가 리셋 신호에 의해 온으로 됨과 동시에, 어드레스 신호에 의해 N형 트랜지스터(1-4-B, 1-4-C)가 오프가 된다. 따라서, 모든 출력 신호선(1-3-1∼4)가 로우 레벨로 된다. 이에 따라, 주사 회로를 구성하는 소자 특성의 불균일성에 기인한 글리치 등의 오동작과 주사 펄스에 있어서의 지연 시간의 분산을 없앨 수 있다. 또한, 다이나믹식의 디코더 회로(1-4)를 채용하였기 때문에 주사 회로의 소형화, 저소비 전력화를 실현할 수 있다.Further, all the decoding units 1-4-1 to 4 of the decoder circuit 1-4 in the predetermined period t res immediately before the level of the pulse signal lines 1-1 to 1 to 4 change to the high level. P-type transistors 1-4-A are turned on by the reset signal and N-type transistors 1-4-B and 1-4-C are turned off by the address signal. Therefore, all the output signal lines 1-3-1 to 4 become low level. As a result, malfunctions such as glitches and dispersion of delay time in the scanning pulse can be eliminated due to nonuniformity of device characteristics constituting the scanning circuit. In addition, since the dynamic decoder circuit 1-4 is adopted, the miniaturization of the scanning circuit and the reduction of power consumption can be realized.
게다가, 디코더 회로(1-4)의 디코드부[1-4-i(여기에서, i = 1, 2, 3, 4)]와 인버터 회로(1-5-i)로 이루어지는 4개의 출력단은 각각 독립하여 있고, 각 출력단은 5개의 트랜지스터로 구성될 수 있다. 이 때문에, 1개 트랜지스터의 양품율을 P로 한 경우, 각 출력단이 정상적으로 동작할 확률은 P5이 된다. 따라서, 본 실시예에서는 시프트 레지스터를 이용한 종래의 주사 회로와 비교하여, 주사 회로가 정상적으로 동작할 확률이 극히 높아진다.In addition, the four output stages each consisting of the decoding section 1-4-i (where i = 1, 2, 3, 4) of the decoder circuit 1-4 and the inverter circuits 1-5-i are respectively Independently, each output stage can consist of five transistors. For this reason, when the yield ratio of one transistor is P, the probability that each output stage operates normally becomes P 5 . Therefore, in this embodiment, compared with the conventional scanning circuit using the shift register, the probability that the scanning circuit operates normally is extremely high.
본 실시예의 주사 회로의 구체예로서, Half VGA(반 비디오 그래픽스 어레이)사양의 화상 표시 장치의 주사 회로를 열거하였고, 그 주사 회로가 정상적으로 동작할 확률을 시산한다.As a specific example of the scanning circuit of this embodiment, the scanning circuits of the image display apparatus of the Half VGA (half video graphics array) specification are enumerated, and the probability of the scanning circuit operating normally is calculated.
Half VGA 사양인 화상 표시 장치의 주사 회로는 18라인의 펄스 신호선과, 320단의 출력단이 필요해 진다. 단, 18라인의 펄스 신호선 중 절반(9라인)이 독립이다.The scanning circuit of the image display device of the Half VGA specification requires 18 pulse signal lines and 320 output stages. However, half (9 lines) of the 18 pulse signal lines are independent.
각 출력단은 1개의 P형 트랜지스터와 독립된 펄스 신호선의 수와 동수인 9개의 N형 트랜지스터로 이루어진 디코드부와 인버터 회로로 구성된다. 즉, 각 출력단은 11개의 트랜지스터로 구성될 수 있다. 이 때문에, 각 출력단이 정상적으로 동작할 확률은 P11이 된다. Each output stage is composed of an inverter circuit and a decoding section composed of nine N-type transistors equal to the number of pulse signal lines independent of one P-type transistor. That is, each output stage may be composed of eleven transistors. For this reason, the probability that each output stage operates normally becomes P 11 .
상기의 출력단은 도 24에 도시한 바와 같이, 3개의 3입력인 다이나믹식의 NAND 회로와, 1개의 3입력인 NOR 회로로 구성할 수도 있다.As shown in Fig. 24, the output stage may be composed of three three-input dynamic NAND circuits and one three-input NOR circuit.
도 25a에 도시한 3입력의 다이나믹식의 NAND 회로를 이용한 경우, 출력단은 18개의 트랜지스터(N형 트랜지스터 12개, P형 트랜지스터 6개)로 구성된다. 이때문에, 각 출력단이 정상적으로 동작할 확률은 P18이 된다.In the case of using the three-input dynamic NAND circuit shown in Fig. 25A, the output stage is composed of 18 transistors (12 N-type transistors and 6 P-type transistors). For this reason, the probability that each output stage operates normally will be P 18 .
다이나믹식으로 하면, 트랜지스터 수가 상기 출력단보다도 증가하기 때문에, 정상적으로 동작할 확률이 상기의 주사 회로보다도 저하한다. 그러나, 직렬 접속되는 N형 트랜지스터의 수가 3분의 1로 되기 때문에, 동작 속도를 빠르게 할 수 있다.If the dynamic type is used, the number of transistors is larger than that of the output terminal, so that the probability of normal operation is lower than that of the scan circuit. However, since the number of N-type transistors connected in series is one third, the operation speed can be increased.
또한, 도 25b에 도시한 3입력의 다이나믹식의 NOR 회로를 이용한 경우, 출력단은 16개의 트랜지스터(N형 트랜지스터 10개, P형 트랜지스터 6개)로 구성된다. 이 때문에 각 출력단이 정상적으로 동작할 확률은 P16이 된다. 또한, 다이나믹식의 NAND 회로와 다이나믹식의 NOR 회로에서는 리셋 신호의 극성을 반전할 필요가 있다.In the case of using the three-input dynamic NOR circuit shown in Fig. 25B, the output stage is composed of 16 transistors (10 N-type transistors and 6 P-type transistors). For this reason, the probability that each output stage operates normally becomes P 16 . In addition, it is necessary to reverse the polarity of the reset signal in the dynamic NAND circuit and the dynamic NOR circuit.
이에 비하여, 시프트 레지스터를 이용한 종래의 주사 회로에서는 L단째의 출력이 동작가능한 확률은 P10*(L+1)+6이기 때문에, 1단째가 정상적으로 동작할 확률은 P26이고, 320단째가 정상적으로 동작할 확률은 P3216이다.On the other hand, in the conventional scanning circuit using the shift register, the probability that the output of the L stage is operable is P 10 * (L + 1) +6 , so the probability that the first stage operates normally is P 26 , and the 320 stage is normally The probability of operation is P 3216 .
P11≥ P16≥ P18≥ P26≥ P3216이기 때문에, 본 실시예의 주사 회로가 정상적으로 동작할 확률은 종래의 주사 회로보다도 훨씬 높아진다. 게다가, 주사 회로가 정상적으로 동작할 확률은 출력단의 수에 의존하지 않는다. 이 때문에, 전기 특성의 오차나 정전 파괴 등이 발생하기 쉬운 다결정 Si 박막 트랜지스터를 주사 회로로 사용하여도 높은 양품율을 확보할 수 있다.Since P 11 ≥ P 16 ≥ P 18 ≥ P 26 ≥ P 3216 , the probability that the scanning circuit of this embodiment operates normally is much higher than that of the conventional scanning circuit. In addition, the probability that the scanning circuit operates normally does not depend on the number of output stages. For this reason, even if the polycrystalline Si thin film transistor which is easy to generate | occur | produce the error of an electrical characteristic, an electrostatic breakdown, etc. is used for a scanning circuit, a high yield can be ensured.
또한, 본 실시예의 주사 회로에 의하면, 펄스 신호선에 입력하는 펄스 신호를 변경하는것 만으로 쌍방향 주사를 행할 수 있다. 따라서, 쌍 방향 주사에 있어서 각 출력단이 정상적으로 동작할 확률은 한쪽 방향 주사에 있어서 각 출력단이 정상적으로 동작하는 확률과 같다. 이 때문에, 본 실시예의 주사 회로를 채용하면, 쌍방향 주사가 필요한 3판식의 프로젝터 등의 화상 표시 장치에 있어서도 한쪽 방향 주사의 화상 표시 장치와 동일한 높은 양품율을 확보할 수 있다.Further, according to the scanning circuit of this embodiment, bidirectional scanning can be performed simply by changing the pulse signal input to the pulse signal line. Therefore, the probability that each output stage operates normally in bidirectional scanning is the same as the probability that each output stage operates normally in one direction scanning. For this reason, if the scanning circuit of this embodiment is adopted, even in an image display device such as a three-plate type projector that requires bidirectional scanning, the same high yield as that of the one-way scanning image display device can be ensured.
이에 비하여, 종래의 쌍 방향 주사 회로에서는 L단째의 출력이 동작 가능한 확률은 P16*(L+1)+6이기 때문에 1단째가 정상적으로 동작할 확률은 P38이고, 320단째가 정상적으로 동작할 확률은 P5142이다. 즉, 쌍 방향 주사에 있어서 각 출력단이 정상적으로 동작할 확률은 한쪽 방향 주사에 있어서 각 출력단이 정상적으로 동작하는 확률보다도 더욱 작아진다.On the other hand, in the conventional bidirectional scanning circuit, since the probability that the output of the L stage is operable is P 16 * (L + 1) +6 , the probability that the first stage operates normally is P 38 and the probability that the 320 stage operates normally. Is P 5142 . In other words, the probability that each output stage normally operates in the bidirectional scanning becomes smaller than the probability that each output stage normally operates in one direction scanning.
따라서, 쌍 방향 주사를 행하는 경우, 본 실시예의 주사 회로가 정상적으로 동작할 확률은 종래의 주사 회로보다도 더욱 한층 높아진다.Therefore, in the case of performing bidirectional scanning, the probability that the scanning circuit of the present embodiment operates normally is further higher than that of the conventional scanning circuit.
또한, 본 실시예의 주사 회로는 도 26의 액티브 매트릭스형 화상 표시 장치의 데이타 신호선 구동 회로 및 주사 신호선 구동 회로에 채용한 경우, 즉, 본 실시예의 주사 회로를 표시부의 상하 양측에 배치된 1쌍의 동일한 데이타 신호선 구동 회로 및 표시부의 좌우 양측에 배치된 1쌍의 동일한 주사 신호선 구동 회로를 채용한 경우, 1쌍의 구동 회로의 한쪽에 결함이 발생되어도 다른쪽 구동 회로에서 정상적인 화상을 표시할 수 있다. 또한, 다른쪽 구동 회로의 임의의 출력단에 결함이 발생되어도 그 출력단에 대응한 라인 이외에 영향을 끼치지는 않는다.Note that the scanning circuit of this embodiment is employed in the data signal line driving circuit and the scanning signal line driving circuit of the active matrix image display device of Fig. 26, that is, the pair of the scanning circuits of the present embodiment is arranged on the upper and lower sides of the display unit. When the same data signal line driver circuit and a pair of identical scan signal line driver circuits arranged on both the left and right sides of the display unit are employed, a normal image can be displayed on the other driver circuit even if a defect occurs in one pair of the driver circuits. . In addition, the occurrence of a defect in any output terminal of the other driving circuit does not affect other than the line corresponding to the output terminal.
이에 비하여, 시프트 레지스터를 이용한 종래의 주사 회로를 상기 구동 회로에 채용한 경우, 남겨진 구동 회로의 어느 출력단에 결함이 발생하면, 그 출력단에 대응한 라인 이후의 모든 라인을 표시할 수 없게 된다.On the other hand, when a conventional scanning circuit using a shift register is employed in the driving circuit, if a defect occurs in any output terminal of the remaining driving circuit, all the lines following the line corresponding to the output terminal cannot be displayed.
또한, 본 실시예의 주사 회로에 의하면, 상술한 바와 같이, 펄스 신호를 변경하는 것만으로, 다른 규격의 화상(예를 들면, HDTV 규격의 화상과 XGA 규격의 화상)의 주사 신호를 출력할 수 있다. 따라서, 펄스 신호를 변경하는것 만으로 다른 규격의 화상을 표시하는 것이 가능하게 된다. 이에 따라, 종래의 주사 회로에서는 다른 규격의 화상을 표시하기 위하여 필요했던 셀렉터가 본 실시예의 주사 회로에서는 필요없게 된다.In addition, according to the scanning circuit of the present embodiment, as described above, the scanning signal of an image of another standard (for example, an image of an HDTV standard and an image of an XGA standard) can be output only by changing the pulse signal. . Therefore, it is possible to display images of different standards only by changing the pulse signal. As a result, the selector required for displaying an image of another standard in the conventional scanning circuit is not necessary in the scanning circuit of this embodiment.
또한, 본 실시예의 주사 회로는 각 출력단이 독립하여 있기 때문에, 앞의 출력단으로부터의 신호의 지연에 따른 영향이나, 뒤의 출력단의 부하에 의한 영향을 받지 않는다. 따라서, 이러한 영향을 받는 시프트 레지스터를 이용한 종래의 주사 회로와 비교하여 고속 동작이 가능하다. 이 때문에, 다결정 Si 박막 트랜지스터를 이동하여 표시 패널과 구동 회로와의 일체화를 행할 경우에도 충분히 대응할 수 있다. 이에 따라, 복수 계통의 시프트 레지스터를 이용할 필요가 있었던 종래의 주사 회로와 비교하여 주사 회로를 간소화할 수 있음과 동시에, 주사 회로의 점유 면적을 작게 할 수 있다. 그 결과, 종래 보다도 소형이며 가격이 싼 화상 표시 장치를 제공할 수 있게 된다.In addition, since the output circuits of the scan circuit of the present embodiment are independent, they are not affected by the delay of the signal from the previous output terminal or the load of the later output terminal. Therefore, a high speed operation is possible as compared with the conventional scanning circuit using such a shift register. Therefore, even when the polycrystalline Si thin film transistor is moved to integrate the display panel and the driving circuit, it can be sufficiently coped with. As a result, the scanning circuit can be simplified as compared with the conventional scanning circuit in which it is necessary to use a plurality of systems of shift registers, and the area occupied by the scanning circuit can be reduced. As a result, it is possible to provide an image display device which is smaller and cheaper than the conventional one.
이상의 실시예에 있어서, L라인의 출력 신호선을 차례대로 하이 레벨로 하는 펄스로 이루어진 주사 신호를 얻기 위해서는 L ≤ 2m인 조건을 만족하는 m개의 독립한 펄스 신호를 입력하면 좋다. 여기에서, 독립된 펄스 신호란 펄스 신호와 그것을 반전한 펄스 신호를 중복하여 계산되지 않도록 하여 얻어진 펄스 신호이다. 주사 회로는 1개의 디코더 회로와 L개의 인버터로 구성되고, 디코더 회로는 L개의 디코드부로 구성된다. 디코더 회로의 각 디코드부는 1개의 트랜지스터와, 이것과는 반대 극성인 m개의 트랜지스터를 직렬 접속함으로써 구성될 수 있다.In the above embodiment, in order to obtain a scan signal made up of pulses in which the output signal lines of the L line are sequentially set to high levels, m independent pulse signals satisfying a condition of L ≦ 2 m may be input. Here, the independent pulse signal is a pulse signal obtained by not calculating the pulse signal and the pulse signal inverted thereof in duplicate. The scanning circuit is composed of one decoder circuit and L inverters, and the decoder circuit is composed of L decode units. Each decode section of the decoder circuit can be constructed by connecting one transistor and m transistors of opposite polarity in series.
주사 회로의 그 외의 구체예에 대하여 도 27 및 도 28에 기초하여 설명하면 다음과 같다. 또한, 설명의 편의상 상기 실시예의 도면에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 부기하고 그 설명을 생략한다.Other specific examples of the scanning circuit will be described below with reference to FIGS. 27 and 28. In addition, for the sake of convenience, components having the same functions as those shown in the drawings of the above embodiments are denoted by the same reference numerals and description thereof will be omitted.
본 실시예의 주사 회로는 도 27에 도시한 바와 같이, 디코더 회로(1-4)의 디코드부(1-4-1∼4)의 구성이 상기 주사 회로와는 다르게 되어 있다.In the scanning circuit of this embodiment, as shown in Fig. 27, the configuration of the decoding units 1-4-1 to 4 of the decoder circuit 1-4 is different from that of the scanning circuit.
각 디코드부(1-4-1∼4)는 1개의 P형 트랜지스터(2-4-A)의 드레인, 소스와, 3개의 N형 트랜지스터(2-4-A'∼C)의 드레인, 소스를 전원측으로부터 GND측으로 차례대로 직렬로 접속된 구조로 되어 있다.Each decode section 1-4-1 to 4 has a drain and a source of one P-type transistor 2-4-A, and a drain and a source of three N-type transistors 2-4-A 'to C. In series from the power supply side to the GND side.
모든 디코드부(1-4-1∼4)의 P형 트랜지스터(2-4-A)의 게이트 및 N형 트랜지스터(2-4-A')의 게이트는 리셋 신호선(1-2)에 접속되어 있다.The gates of the P-type transistors 2-4-A and the gates of the N-type transistors 2-4-A 'of all the decoding units 1-4-1 to 4 are connected to the reset signal line 1-2. have.
각 디코드부(1-4-1∼4)의 출력[즉, P형 트랜지스터(2-4-A)와 N형 트랜지스터(2-4-A')와의 접속부]는 각각, 인버터 회로(1-5-1∼4)의 입력에 접속되어 있다. 인버터 회로(1-5-1∼4)의 출력은 각각 출력 신호선(1-3-1∼4)에 접속되어 있다.The outputs of the decode sections 1-4-1 to 4 (that is, the connections between the P-type transistors 2-4-A and the N-type transistors 2-4-A ') are respectively inverter circuits 1- 1. 5-1 to 4). The outputs of the inverter circuits 1-5-1 to 4 are connected to the output signal lines 1-3-1 to 4, respectively.
그 외의 접속은 상기 실시예와 동일하다.Other connections are the same as in the above embodiment.
상기의 구성에 있어서, 펄스 신호선(1-1-1∼4)에는 펄스 신호가 입력되고, 리셋 신호선(1-2)에는 리셋 신호가 입력된다. 이에 따라, 출력 신호선(1-3-1∼4)를 차례대로 하이 레벨로 하는 펄스로 이루어진 주사 신호가 얻어진다.In the above configuration, a pulse signal is input to the pulse signal lines 1-1-1 to 4, and a reset signal is input to the reset signal line 1-2. As a result, a scanning signal composed of pulses for bringing the output signal lines 1-3-1 to 4 into high levels in sequence is obtained.
본 실시예의 주사 회로에서는 도 28에 도시한 바와 같이, 펄스 신호를 리셋 신호에 동기하여 리셋할 필요가 없다. 이 때문에, 간단한 파형의 펄스 신호를 입력하는것 만으로 주사 신호를 얻을 수 있다.In the scanning circuit of this embodiment, as shown in Fig. 28, it is not necessary to reset the pulse signal in synchronization with the reset signal. For this reason, a scanning signal can be obtained only by inputting the pulse signal of a simple waveform.
Half VGA 사양의 화상 표시 장치의 주사 회로에 본 실시예의 주사 회로를 응용하면, 주사 회로가 정상적으로 동작할 확률은 P20이 된다. 따라서, 상기 실시예와 마찬가지로, 주사 회로가 정상적으로 동작할 확률은 종래의 주사 회로보다도 훨씬 높아진다. 게다가, 주사 회로가 정상적으로 동작할 확률은 출력단의 수에 의존하지 않는다. 이 때문에, 전기 특성의 오차나 정전 파괴 등이 발생하기 쉬운 다결정 Si 박막 트랜지스터를 주사 회로에 사용하여도 높은 양품율을 확보할 수 있다.If the scanning circuit of this embodiment is applied to a scanning circuit of an image display device of the Half VGA specification, the probability that the scanning circuit operates normally is P 20 . Therefore, like the above embodiment, the probability that the scanning circuit operates normally is much higher than that of the conventional scanning circuit. In addition, the probability that the scanning circuit operates normally does not depend on the number of output stages. For this reason, even if the polycrystalline Si thin film transistor which is easy to generate | occur | produce an error of an electrical characteristic, an electrostatic breakdown, etc. is used for a scanning circuit, a high yield can be ensured.
주사 회로의 그 외의 구체예에 대하여 도 29 및 도 30에 기초하여 설명하면 다음과 같다. 또한, 설명의 편의상 상기 실시예의 도면에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 부기하고 그 설명을 생략한다.Other specific examples of the scanning circuit will be described below with reference to FIGS. 29 and 30. In addition, for the sake of convenience, components having the same functions as those shown in the drawings of the above embodiments are denoted by the same reference numerals and description thereof will be omitted.
본 실시예의 주사 회로는 도 29에 도시한 바와 같이, 상기 실시예의 주사 회로에서 펄스 신호선(1-1-2, 1-1-4)를 생략하고, 펄스 신호선(1-1-2, 1-1-4)에 접속되어 있던 트랜지스터의 게이트를 펄스 신호선(1-1-1, 1-1-3)에 접속함과 동시에, 그들 트랜지스터를 N형에서 P형으로 변경한 구성으로 되어 있다.In the scanning circuit of this embodiment, as shown in Fig. 29, the pulse signal lines 1-1-2 and 1-1-4 are omitted in the scanning circuit of the above embodiment, and the pulse signal lines 1-1-2 and 1- are omitted. The gates of the transistors connected to 1-4 are connected to the pulse signal lines 1-1-1 and 1-1-3, and the transistors are changed from N type to P type.
상기의 구성에 있어서, 펄스 신호선(1-1-1, 1-1-3)에는 펄스 신호가 입력되고, 리셋 신호선(1-2)에는 리셋 신호가 입력된다. 이에 따라, 출력 신호선(1-3-1∼4)을 차례대로 하이 레벨로 하는 펼스로 이루어진 주사 신호를 얻을 수 있다.In the above configuration, a pulse signal is input to the pulse signal lines 1-1-1 and 1-1-3, and a reset signal is input to the reset signal line 1-2. As a result, it is possible to obtain a scan signal composed of a pull in which the output signal lines 1-3-1 to 4 are sequentially set to a high level.
본 실시예의 주사 회로에서는 상기 실시예와 마찬가지로, 도 30에 도시한 바와 같이, 펄스 신호를 리셋 신호에 동기하여 리셋할 필요가 없다. 이 때문에, 간단한 파형의 펄스 신호를 입력하는 것만으로 주사 신호를 얻을 수 있다. 게다가, 상기 실시예의 펄스 신호선(1-1-1∼4)를 반수의 펄스 신호선(1-1-1, 1-1-3)으로 줄일 수 있기 때문에, 주사 회로를 소규모로 할 수 있다.In the scanning circuit of this embodiment, as in the above embodiment, as shown in Fig. 30, it is not necessary to reset the pulse signal in synchronization with the reset signal. For this reason, a scanning signal can be obtained only by inputting the pulse signal of a simple waveform. In addition, since the pulse signal lines 1-1-1 to 4 of the above embodiment can be reduced to half of the pulse signal lines 1-1-1 and 1-1-3, the scanning circuit can be made small.
또한, 본 실시예의 주사 회로는 펄스 신호의 입력부에 P형 트랜지스터를 이용하고 있기 때문에, 트랜지스터가 온으로 되면 게이트.소스 간의 전위가 거의 제로로 된다. 그 결과, 하강 시간이 길어진다. 이를 회피하기 위해서는 게이트에 입력되는 전위를 소스 전위로부터 적어도 P형 트랜지스터의 임계치분만큼 낮게 설정하면 좋다. 이에 따라, 하강 시간을 짧게 할 수 있기 때문에, 고속의 동작이 가능해 진다.In addition, the scanning circuit of this embodiment uses a P-type transistor at the input portion of the pulse signal . The potential between the sources becomes almost zero. As a result, the fall time becomes long. In order to avoid this, the potential input to the gate may be set at least as low as the threshold value of the P-type transistor from the source potential. As a result, the fall time can be shortened, thereby enabling high speed operation.
본 실시예의 주사 회로에 필요한 트랜지스터의 수는 상기 실시예의 그것과 동일하기 때문에, 주사 회로가 정상적으로 동작할 확률은 상기 실시예와 동일하다.Since the number of transistors required for the scanning circuit of this embodiment is the same as that of the above embodiment, the probability that the scanning circuit operates normally is the same as that of the above embodiment.
주사 회로의 그 외의 구체예에 대하여 도 31 및 도 32에 기초하여 설명하면 다음과 같다. 또한, 설명의 편의상 상기 실시예의 도면에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 부기하고 그 설명은 생략한다.Other specific examples of the scanning circuit will be described below with reference to FIGS. 31 and 32. In addition, for the convenience of description, the same reference numerals are assigned to components having the same functions as the components shown in the drawings of the above embodiments, and description thereof will be omitted.
본 실시예의 주사 회로는 도 31에 도시한 바와 같이, 상기 실시예(도 22)의 주사 회로에서 리셋 신호선(1-2)를 생략하고, 리셋 신호선(1-2)에 접속되어 있던 디코드부(1-4-1, 2, 3, 4)의 P형 트랜지스터(1-4-A)의 게이트를 디코드부(1-4-2, 3, 4, 1)의 출력[즉, P형 트랜지스터(1-4-A)와 N형 트랜지스터(1-4-B)와의 접속부]에 접속된 구성으로 되어 있다.As shown in Fig. 31, the scanning circuit of this embodiment omits the reset signal line 1-2 in the scanning circuit of the above-described embodiment (Fig. 22), and decodes (connected to the reset signal line 1-2) ( The gates of the P-type transistors 1-4-A of 1-4-1, 2, 3, and 4 are connected to the outputs of the decoding units 1-4-2, 3, 4, and 1 (that is, the P-type transistors ( 1-4-A) and the connection portion between the N-type transistor 1-4-B].
상기의 구성에 있어서, 펄스 신호선(1-1-1∼4)에는 펄스 신호가 입력된다. 출력 신호선(1-3-i)가 하이 레벨이 되면, 디코드부[1-4-(i-1)]의 P형 트랜지스터(1-4-A)가 온으로 된다. 따라서, 출력 신호선[1-3-(i-1)]이 로우 레벨로 된다. 이에 따라, 상기 실시예와 마찬가지로 도 32에 도시한 바와 같이, 출력 신호선(1-3-1∼4)를 차례대로 하이 레벨로 하는 펄스로 이루어진 주사 신호가 얻어진다. 또한, 본 실시예의 주사 회로는 한쪽 방향 주사 전용이다.In the above configuration, the pulse signal is input to the pulse signal lines 1-1-1 to 4. When the output signal line 1-3-i is at the high level, the P-type transistor 1-4-A of the decode section [1-4- (i-1)] is turned on. Therefore, the output signal line [1-3- (i-1)] becomes low level. As a result, as shown in Fig. 32, a scanning signal composed of pulses that sequentially turn the output signal lines 1-3-1 to 4 into a high level is obtained. In addition, the scanning circuit of this embodiment is dedicated to one direction scanning.
본 실시예의 주사 회로는 상기 실시예의 리셋 신호선(1-2)를 생략할 수 있기 때문에, 회로를 간소화할 수 있어서 회로 규모를 작게 할 수 있다.Since the scanning circuit of this embodiment can omit the reset signal line 1-2 of the above embodiment, the circuit can be simplified and the circuit scale can be made small.
본 실시예의 주사 회로에 필요한 트랜지스터의 수는 상기 실시예(도 22)의 그것과 동일하기 때문에, 주사 회로가 정상적으로 동작할 확률은 상기 실시예와 동일하다.Since the number of transistors required for the scanning circuit of this embodiment is the same as that of the above embodiment (Fig. 22), the probability that the scanning circuit operates normally is the same as that of the above embodiment.
주사 회로의 그 외의 구체예에 대하여, 도 33 및 도 34에 기초하여 설명하면 다음과 같다. 또한, 설명의 편의상 상기 실시예의 도면에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 부기하고 그 설명은 생략한다.Other specific examples of the scanning circuit will be described below with reference to FIGS. 33 and 34. In addition, for the convenience of description, the same reference numerals are assigned to components having the same functions as the components shown in the drawings of the above embodiments, and description thereof will be omitted.
본 실시예의 주사 회로는 도 33에 도시한 바와 같이, 상기 실시예의 주사 회로에서 펄스 신호선(1-1-2, 1-1-4)를 생략하고, 펄스 신호선(1-1-2, 1-1-4)에 접속되어 있던 트랜지스터의 게이트를 펄스 신호선(1-1-1, 1-1-3)에 접속함과 동시에, 그들 트랜지스터를 N형에서 P형으로 변경한 구성으로 되어 있다.In the scanning circuit of this embodiment, as shown in Fig. 33, the pulse signal lines 1-1-2 and 1-1-4 are omitted in the scanning circuit of the embodiment, and the pulse signal lines 1-1-2 and 1- are omitted. The gates of the transistors connected to 1-4 are connected to the pulse signal lines 1-1-1 and 1-1-3, and the transistors are changed from N type to P type.
상기의 구성에 있어서, 펄스 신호선(1-1-1, 1-1-3)에는 펄스 신호가 입력된다. 이에 따라, 상기 실시예와 마찬가지로 도 34에 도시된 바와 같이, 출력 신호선(1-3-1∼4)를 차례대로 하이 레벨로 하는 주사 펄스로 이루어진 주사 신호가 얻어진다.In the above configuration, a pulse signal is input to the pulse signal lines 1-1-1 and 1-1-3. Thereby, as shown in Fig. 34, as in the above-described embodiment, a scan signal composed of scan pulses whose output signal lines 1-3-1 to 4 are sequentially set to high level is obtained.
본 실시예의 주사 회로에서는 상기 실시예의 펄스 신호선(1-1-2, 1-1-4)를 생략할 수 있기 때문에, 주사 회로를 더욱 간단화할 수 있어서 회로 규모를 더욱 작게할 수 있다. 또한, 본 실시예의 주사 회로는 한쪽 방향 주사 전용이다.In the scanning circuit of this embodiment, since the pulse signal lines 1-1-2 and 1-1-4 of the above embodiment can be omitted, the scanning circuit can be further simplified and the circuit scale can be further reduced. In addition, the scanning circuit of this embodiment is dedicated to one direction scanning.
본 실시예의 주사 회로에 필요한 트랜지스터의 수는 상기 실시예의 그것과 동일하기 때문에, 주사 회로가 정상적으로 동작할 확률은 상기 실시예와 동일하다.Since the number of transistors required for the scanning circuit of this embodiment is the same as that of the above embodiment, the probability that the scanning circuit operates normally is the same as that of the above embodiment.
이상의 주사 회로 중 도 22, 도 27, 도 29에 도시된 주사 회로는 리셋 신호의 후, 로우 레벨을 출력하지 않는 디코더 회로(1-4)의 디코드부(1-4-i)는 하이 임피던스 상태로 된다. 또한, 도 31, 도 33의 주사 회로에서는 디코드부(1-4-i)는 디코더 회로(1-4)의 디코드부[1-4-(i+1)]로부터의 리셋 신호를 수신한 후, 1주사 시간 경과 후부터 다음의 펄스 신호가 입력될 때까지 사이에, 하이 임피던스 상태로 된다.Among the above scanning circuits, the decoding circuit 1-4-i of the decoder circuit 1-4, which does not output a low level after the reset circuit shown in Figs. 22, 27, and 29, has a high impedance state. It becomes In addition, in the scanning circuits of Figs. 31 and 33, the decoding unit 1-4-i receives the reset signal from the decoding unit 1-4- (i + 1) of the decoder circuit 1-4. In the high impedance state, after 1 scan time has elapsed until the next pulse signal is input.
디코드부(1-4-i)가 하이 임피던스 상태로 되면, 출력 신호선(1-3-i)는 플로팅 상태가 된다. 이 때문에, 다음의 리셋 신호 또는 다음의 펄스 신호가 입력될 때까지 사이에, 출력 신호선(1-3-i)의 배선 용량이나 부하 용량에 의해 오프 전압을 유지할 수 없는 경우가 있다. 이 경우, 도 35(a)에 도시한 바와 같이, 출력 신호선(1-3-i)와, GND와 같이 적어도 1수평 주사 기간 동안, 전압이 일정한 부분과의 사이에 콘덴서(11-1)을 설치하거나, 도 35(b)에 도시한 바와 같이, 출력 신호선(1-3-i)에 직렬로 래치 회로(12-1)를 설치하는 것이 오프 전압을 유지하는 데에 유효하다.When the decode section 1-4-i is in the high impedance state, the output signal line 1-3-i is in the floating state. For this reason, the off voltage may not be maintained by the wiring capacitance or the load capacitance of the output signal line 1-3-i until the next reset signal or the next pulse signal is input. In this case, as shown in Fig. 35 (a), the capacitor 11-1 is placed between the output signal line 1-3-i and a portion of which voltage is constant for at least one horizontal scanning period such as GND. 35, or as shown in Fig. 35 (b), it is effective to provide the latch circuit 12-1 in series with the output signal line 1-3-i to maintain the off voltage.
발명의 상세한 설명의 항에 있어서 없었던 구체적인 실시 형태 또는 실시예는 끝까지, 본 발명의 기술 내용을 분명하게 함에 있어서, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 범위 내에서 여러가지로 변경하여 실시할 수 있다.Specific embodiments or examples that were not in the description of the present invention are not to be construed as limited to such specific embodiments only in order to clarify the technical contents of the present invention until the end, and the spirit and the following of the present invention are as follows. Various modifications can be made within the scope of the claims.
Claims (26)
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP93-331625 | 1993-12-27 | ||
| JP5331624A JPH07191636A (en) | 1993-12-27 | 1993-12-27 | Scanning circuit for display device |
| JP93-331624 | 1993-12-27 | ||
| JP5331625A JPH07191637A (en) | 1993-12-27 | 1993-12-27 | Image display device |
| JP31381594A JP3160171B2 (en) | 1994-12-16 | 1994-12-16 | Scanning circuit and image display device |
| JP94-313815 | 1994-12-16 | ||
| KR1019940037228A KR100207299B1 (en) | 1993-12-27 | 1994-12-27 | Image display device and scanner circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940037228A Division KR100207299B1 (en) | 1993-12-27 | 1994-12-27 | Image display device and scanner circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100236257B1 true KR100236257B1 (en) | 1999-12-15 |
Family
ID=27480103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980060503A KR100236257B1 (en) | 1993-12-27 | 1998-12-26 | Image display device and scanning circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100236257B1 (en) |
-
1998
- 1998-12-26 KR KR1019980060503A patent/KR100236257B1/en not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100207299B1 (en) | Image display device and scanner circuit | |
| USRE40739E1 (en) | Driving circuit of display device | |
| KR100847090B1 (en) | Shift register and image display apparatus containing the same | |
| KR100849479B1 (en) | Shift register and image display apparatus containing the same | |
| US7046223B2 (en) | Method and circuit for driving liquid crystal display, and portable electronic device | |
| US10566071B2 (en) | Shift register unit, method for driving shift register unit, gate driving circuit and display device | |
| US7825888B2 (en) | Shift register circuit and image display apparatus containing the same | |
| US9147370B2 (en) | Image display apparatus | |
| US7463234B2 (en) | Liquid crystal display and data latch circuit | |
| KR100847091B1 (en) | Shift register circuit and image display apparatus equipped with the same | |
| KR100838653B1 (en) | Shift register and image display apparatus containing the same | |
| US6995757B2 (en) | Level converter circuit and a liquid crystal display device employing the same | |
| KR20070113983A (en) | Shift register circuit and image display apparatus equipped with the same | |
| KR100541059B1 (en) | Active matrix display device and data line switching circuit, switching section drive circuit, and scanning line drive circuit thereof | |
| US6639576B2 (en) | Display device | |
| US10643567B2 (en) | Source driver and display apparatus including the same | |
| US11145267B2 (en) | Liquid crystal display device and driving method therefor | |
| TW201403194A (en) | Liquid crystal display panel and display driving method | |
| JPH08137443A (en) | Image display device | |
| KR20060119803A (en) | Semiconductor integrated circuit device and liquid crystal display driving semiconductor integrated circuit device | |
| US6040816A (en) | Active matrix display device with phase-adjusted sampling pulses | |
| JPH09223948A (en) | Shift register circuit and image display device | |
| KR100236257B1 (en) | Image display device and scanning circuit | |
| CN108886595B (en) | Active substrate and imaging device | |
| JP3160171B2 (en) | Scanning circuit and image display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020918 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |