KR100236102B1 - Method of forming alignment mark - Google Patents

Method of forming alignment mark Download PDF

Info

Publication number
KR100236102B1
KR100236102B1 KR1019970008554A KR19970008554A KR100236102B1 KR 100236102 B1 KR100236102 B1 KR 100236102B1 KR 1019970008554 A KR1019970008554 A KR 1019970008554A KR 19970008554 A KR19970008554 A KR 19970008554A KR 100236102 B1 KR100236102 B1 KR 100236102B1
Authority
KR
South Korea
Prior art keywords
alignment mark
forming
trench
selectively
conductor
Prior art date
Application number
KR1019970008554A
Other languages
Korean (ko)
Other versions
KR19980073326A (en
Inventor
윤강식
이인석
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970008554A priority Critical patent/KR100236102B1/en
Publication of KR19980073326A publication Critical patent/KR19980073326A/en
Application granted granted Critical
Publication of KR100236102B1 publication Critical patent/KR100236102B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 얼라인먼트 마크(Alignment Mark)를 쉽게 인식하여 소자의 수율을 향상시키는 얼라인먼트 마크의 형성 방법에 관한 것이다.The present invention relates to a method of forming an alignment mark that easily recognizes an alignment mark and improves the yield of the device.

본 발명의 얼라인먼트 마크의 형성 방법은 기판상에 도전체를 형성하는 단계, 상기 도전체를 얼라인먼트 마크가 형성될 부위만 남도록 선택적으로 패터닝하는 단계, 상기 선택적으로 패터닝된 도전체 양측의 기판에 트렌치를 형성하는 단계, 상기 트렌치를 포함한 전면에 절연막을 형성하는 단계와 상기 절연막을 상기 트렌치 상측에 단차를 갖으면서 평탄화시키는 단계를 포함하여 이루어짐을 특징으로 한다.A method of forming an alignment mark of the present invention comprises the steps of forming a conductor on a substrate, selectively patterning the conductor so that only the portion where the alignment mark is to be formed, and trenches on both sides of the selectively patterned conductor And forming an insulating film on the entire surface including the trench, and planarizing the insulating film with a step on the upper side of the trench.

Description

얼라인먼트 마크(Alignment Mark)의 형성 방법How to form an alignment mark

본 발명은 얼라인먼트 마크(Alignment Mark)의 형성 방법에 관한 것으로, 특히 고집적 소자의 비아(Via) 콘택 형성 공정을 위한 얼라인먼트 마크의 형성 방법에 관한 것이다.The present invention relates to a method of forming an alignment mark, and more particularly, to a method of forming an alignment mark for a via contact forming process of a highly integrated device.

금속층간의 비아 콘택을 위한 종래 기술에 따른 얼라인먼트 마크의 형성 방법은 도 1a에서와 같이, 반도체 기판(11)상에 금속층(12)과 제 1 감광막(13)을 차례로 형성한다.In the conventional method of forming an alignment mark for via contact between metal layers, as shown in FIG. 1A, a metal layer 12 and a first photosensitive film 13 are sequentially formed on a semiconductor substrate 11.

그리고 상기 제 1 감광막(13)을 비아 콘택 얼라인먼트 마크가 형성될 부위만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(13)을 마스크로 상기 금속층(12)을 선택적으로 식각한다. 여기서 상기 선택적으로 식각된 금속층(12)으로 비아 콘택 얼라인먼트 마크가 형성된다.And selectively exposing and developing the first photoresist layer 13 so that only a portion where a via contact alignment mark is to be formed remains, and then selectively selecting the metal layer 12 using the selectively exposed and developed first photoresist layer 13 as a mask. Etch to Here, via contact alignment marks are formed of the selectively etched metal layer 12.

도 1b에서와 같이, 상기 제 1 감광막(13)을 제거하고, 상기 선택적으로 식각된 금속층(12)을 포함한 전면에 아이엠디(IMD:Inter Metal Dielectric)막(14)을 형성한다. 여기서 상기 IMD막(14)을 금속층(12)보다 두껍게 형성하며 피이 티이오에스(PE TEOS:Plasma Enhanced Tetra Ethyl Ortho Silicate)로 형성한다.As shown in FIG. 1B, the first photoresist layer 13 is removed, and an intermetal dielectric (IMD) layer 14 is formed on the entire surface including the selectively etched metal layer 12. The IMD layer 14 is formed thicker than the metal layer 12 and is formed of PE TEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate).

도 1c에서와 같이, 씨엠피(CMP:Chemical Mechanical Polishing) 공정을 행하여 상기 금속층(12) 상측의 IMD막(14)을 평탄화 시킨다.As shown in FIG. 1C, a CMP (Chemical Mechanical Polishing) process is performed to planarize the IMD film 14 above the metal layer 12.

종래의 얼라인먼트 마크의 형성 방법은 소자 공정 중 비아홀 형성 공정에서 소자에 발생되는 단차 때문에 생기는 어려움을 극복하기 위해 CMP 공정으로 IMD막을 평탄화 시켰으나, 얼라인먼트 마크 상측에도 평탄화 되어 비아 콘택을 위한 얼라인먼트 마크를 인식하기가 어려우므로 소자의 수율이 저하되는 문제점이 있었다.Conventional alignment mark formation method has flattened the IMD film by the CMP process in order to overcome the difficulties caused by the step generated in the device during the via hole formation process of the device process, but the alignment mark for the via contact is also flattened above the alignment mark. Since it is difficult, there was a problem that the yield of the device is lowered.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 얼라인먼트 마크를 쉽게 인식하여 소자의 수율을 향상시키는 얼라인먼트 마크의 형성 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of forming an alignment mark that can easily recognize the alignment mark and improve the yield of the device.

도 1a 내지 도 1c는 종래 기술에 따른 얼라인먼트 마크의 형성 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of forming an alignment mark according to the related art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 얼라인먼트 마크의 형성 방법을 나타낸 공정 단면도2A to 2D are cross-sectional views illustrating a method of forming an alignment mark according to an exemplary embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31: 반도체 기판 32: 금속층31: semiconductor substrate 32: metal layer

33: 제 1 감광막 34: 제 2 감광막33: first photosensitive film 34: second photosensitive film

35: IMD막35: IMD film

본 발명의 얼라인먼트 마크의 형성 방법은 기판상에 도전체를 형성하는 단계, 상기 도전체를 얼라인먼트 마크가 형성될 부위만 남도록 선택적으로 패터닝하는 단계, 상기 선택적으로 패터닝된 도전체 양측의 기판에 트렌치를 형성하는 단계, 상기 트렌치를 포함한 전면에 절연막을 형성하는 단계와 상기 절연막을 상기 트렌치 상측에 단차를 갖으면서 평탄화시키는 단계를 포함하여 이루어짐을 특징으로 한다.A method of forming an alignment mark of the present invention comprises the steps of forming a conductor on a substrate, selectively patterning the conductor so that only the portion where the alignment mark is to be formed, and trenches on both sides of the selectively patterned conductor And forming an insulating film on the entire surface including the trench, and planarizing the insulating film with a step on the upper side of the trench.

상기와 같은 본 발명에 따른 얼라인먼트 마크의 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a preferred embodiment of the method for forming an alignment mark according to the present invention as described above in detail as follows.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 얼라인먼트 마크의 형성 방법을 나타낸 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming an alignment mark according to an exemplary embodiment of the present invention.

금속층간의 비아 콘택을 위한 본 발명의 실시예에 따른 얼라인먼트 마크의 형성 방법은 도 2a에서와 같이, 반도체 기판(31)상에 금속층(32)과 제 1 감광막(33)을 차례로 형성한다.In the method of forming an alignment mark according to an embodiment of the present invention for via contact between metal layers, a metal layer 32 and a first photoresist layer 33 are sequentially formed on the semiconductor substrate 31 as shown in FIG. 2A.

그리고 상기 제 1 감광막(33)을 비아 콘택 얼라인먼트 마크가 형성될 부위만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(33)을 마스크로 상기 금속층(32)을 선택적으로 식각한다. 여기서 상기 선택적으로 식각된 금속층(32)으로 비아 콘택 얼라인먼트 마크가 형성된다.And selectively exposing and developing the first photoresist layer 33 so that only a portion where a via contact alignment mark is to be formed remains, and then selectively selecting the metal layer 32 using the selectively exposed and developed first photoresist layer 33 as a mask. Etch to Here, via contact alignment marks are formed from the selectively etched metal layer 32.

도 2b에서와 같이, 상기 제 1 감광막(33)을 제거하고, 상기 선택적으로 식각된 금속층(12)을 포함한 전면에 제 2 감광막(34)을 도포한다.As shown in FIG. 2B, the first photoresist layer 33 is removed and a second photoresist layer 34 is applied to the entire surface including the selectively etched metal layer 12.

그리고 상기 제 2 감광막(34)을 상기 비아 콘택 얼라인먼트 마크 양측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막(34)을 마스크로 상기 반도체 기판(31)을 선택적으로 식각하여 트렌치를 형성한다.And selectively exposing and developing the second photoresist layer 34 so as to be removed only at predetermined portions on both sides of the via contact alignment mark, and then using the selectively exposed and developed second photoresist layer 34 as a mask. ) Is selectively etched to form trenches.

도 2c에서와 같이, IMD막(35)을 형성한다. 여기서 상기 IMD막(35)은 금속층(32)보다 두껍게 형성하고 상기 트렌치로 굴곡 즉 단차를 갖으며 PE TEOS로 형성한다.As shown in FIG. 2C, an IMD film 35 is formed. In this case, the IMD film 35 is formed thicker than the metal layer 32, and is formed of PE TEOS with a bend or step with the trench.

도 2d에서와 같이, CMP 공정을 행하여 상기 금속층(32) 상측의 IMD막(35)을 평탄화 시킨다. 여기서 상기 반도체 기판(31)을 선택적으로 식각하여 형성된 트렌치 상측에는 상기 IMD막(33)이 다채워지지 않았으므로 단차가 생긴다.As shown in FIG. 2D, a CMP process is performed to planarize the IMD film 35 above the metal layer 32. Since the IMD layer 33 is not filled in the trench formed by selectively etching the semiconductor substrate 31, a step is generated.

본 발명의 얼라인먼트 마크의 형성 방법은 소자 공정 중 비아홀 형성 공정에서 얼라인먼트 마크사이에 트렌치를 형성한 후, 소자에 발생되는 단차 때문에 생기는 어려움을 극복하기 위해 CMP 공정으로 IMD막을 평탄화 시키므로 상기 얼라인먼트 마크사이의 트렌치 상측에 단차가 생겨 비아 콘택을 위한 얼라인먼트 마크를 쉽게 인식하기 때문에 소자의 수율이 향상되는 효과가 있다.In the method of forming the alignment mark of the present invention, after forming the trench between the alignment marks in the via hole forming process, the IMD film is planarized by the CMP process in order to overcome the difficulty caused by the step generated in the device. Since the step is formed on the upper side of the trench to easily recognize the alignment mark for the via contact, the yield of the device is improved.

Claims (2)

기판상에 도전체를 형성하는 단계;Forming a conductor on the substrate; 상기 도전체를 얼라인먼트 마크가 형성될 부위만 남도록 선택적으로 패터닝하는 단계;Selectively patterning the conductor so that only the portion where the alignment mark is to be formed remains; 상기 선택적으로 패터닝된 도전체 양측의 기판에 트렌치를 형성하는 단계;Forming trenches in the substrate on either side of the selectively patterned conductor; 상기 트렌치를 포함한 전면에 절연막을 형성하는 단계;Forming an insulating film on the entire surface including the trench; 상기 절연막을 상기 트렌치 상측에 단차를 갖으면서 평탄화시키는 단계를 포함하여 이루어짐을 특징으로 하는 얼라인먼트 마크의 형성 방법.And planarizing the insulating film while having a step on an upper side of the trench. 제 1 항에 있어서,The method of claim 1, 상기 트렌치를 상기 절연막으로 채워지지 않는 깊이로 형성함을 특징으로 하는 얼라인먼트 마크의 형성 방법.And forming the trench at a depth not filled with the insulating film.
KR1019970008554A 1997-03-13 1997-03-13 Method of forming alignment mark KR100236102B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970008554A KR100236102B1 (en) 1997-03-13 1997-03-13 Method of forming alignment mark

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970008554A KR100236102B1 (en) 1997-03-13 1997-03-13 Method of forming alignment mark

Publications (2)

Publication Number Publication Date
KR19980073326A KR19980073326A (en) 1998-11-05
KR100236102B1 true KR100236102B1 (en) 1999-12-15

Family

ID=19499647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970008554A KR100236102B1 (en) 1997-03-13 1997-03-13 Method of forming alignment mark

Country Status (1)

Country Link
KR (1) KR100236102B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577556B1 (en) * 1999-09-20 2006-05-08 삼성전자주식회사 method for matching exposing equipment for semiconductor manufaction
KR100632627B1 (en) * 2000-11-17 2006-10-09 주식회사 하이닉스반도체 Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
KR19980073326A (en) 1998-11-05

Similar Documents

Publication Publication Date Title
KR100714305B1 (en) Method of forming self aligned double pattern
US6440842B1 (en) Method of forming a dual damascene structure by patterning a sacrificial layer to define the plug portions of the structure
KR20060114431A (en) Manufacturing method for semiconductor device
KR100236102B1 (en) Method of forming alignment mark
US20020090576A1 (en) Dual damascene semiconductor device and method
KR100464388B1 (en) The manufacturing method of trench isolation layer for semiconductor device
KR100914450B1 (en) Method for fabricating metal line of semiconductor device
KR100439477B1 (en) Fabricating method of Tungsten plug in semiconductor device
KR100578222B1 (en) Improved dual damascene process in semiconductor device
KR100223938B1 (en) Interconnecting method
KR100682167B1 (en) Method for forming metal line
KR100342875B1 (en) Method for forming a overlay vernier
KR100390941B1 (en) Method of forming a dual damascene pattern in a semiconductor device
KR100315028B1 (en) Metal wiring formation method of semiconductor device
KR100226493B1 (en) Method for contacting wiring of semiconductor device
KR100422949B1 (en) Method for forming a isolation film
KR100277861B1 (en) Plug Formation Method for Semiconductor Devices
KR100427718B1 (en) Method for manufacturing a semiconductor device
KR20020054683A (en) Method for manufacturing semiconductor device
KR100779015B1 (en) Method of manufacturing semiconductor device
KR100561513B1 (en) Method of Shallow Trench Isolation In Semiconductor Device
KR20010048964A (en) Method for forming copper wiring layer of semiconductor device using damascene process
KR20010088091A (en) Method for Planarization Device of Semiconductor
KR20030002530A (en) Method for forming a metal line
KR19990006029A (en) Method for manufacturing via contact hole in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070827

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee