KR100236092B1 - Delay lock loop circuit - Google Patents

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Abstract

일정 지연시간을 갖는 다중 클럭을 만들어 내는 딜레이 럭 루프회로에 관한 것으로, 클럭으로 리셋신호를 만들어내는 제어부, 상기 리셋신호에 의해 클리어된 카운터값을 한 카운터씩 증가 또는 감소시켜 출력하는 카운터부, 상기 카운터값에 의해 상기 클럭신호를 지연된 클럭신호와 클럭[N-1]신호로 출력하는 체인부, 상기 체인부의 두신호중 어느 신호가 선행하는지를 판단하여 업카운터신호와 다운 카운터신호를 상기 카운터부에 출력하는 판단부로 이루어진 루프회로에 의해 시스템의 속도를 향상시키고, 다른 시스템에도 적용되어 응용범위를 넓힐 수 있다.A delay clock loop circuit for generating a multiple clock having a predetermined delay time, comprising: a control unit for generating a reset signal with a clock; a counter unit for increasing or decreasing a counter value cleared by the reset signal by one counter; A chain part for outputting the clock signal as a delayed clock signal and a clock [N-1] signal based on a counter value, and which one of the two signals of the chain part is preceded to output an up counter signal and a down counter signal to the counter part; It is possible to improve the speed of the system by the loop circuit composed of the decision unit to be applied to other systems and to expand the application range.

Description

딜레이 럭 루프회로Delay Luck Loop Circuit

본 발명은 일정 지연시간을 갖는 다중 클럭을 만들어 내는 딜레이 럭 루프회로에 관한 것이다.The present invention relates to a delay clock loop circuit that produces multiple clocks with a constant delay time.

일반적으로 딜레이 럭 루프(이하, 'DLL'이라 한다)회로는 하나의 입력선으로 들어오는 클럭를 동일한 지연시간을 갖도록 다중 처리하여 N개의 출력신호를 만들어내는 회로이다.In general, a delay clock loop (hereinafter, referred to as a 'DLL') circuit is a circuit that generates N output signals by multiplexing a clock coming into one input line with the same delay time.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 딜레이 럭 루프회로를 설명하면 다음과 같다.Hereinafter, a delay loop loop circuit according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 따른 딜레이 럭 루프회로를 나타낸 블록도이고, 도 2는 종래 기술에 따른 딜레이 럭 루프회로의 동작을 나타낸 타이밍도이고, 도 3은 본 발명에 따른 딜레이 럭 루프회로의 체인부를 상세하게 나타낸 블록도이고, 도 4는 본 발명에 따른 체인부의 링크부를 상세하게 나타낸 회로도이다.Figure 1 is a block diagram showing a delay loop loop circuit according to the prior art, Figure 2 is a timing diagram showing the operation of the delay loop loop circuit according to the prior art, Figure 3 is a chain portion of the delay loop loop circuit according to the present invention 4 is a detailed block diagram, and FIG. 4 is a circuit diagram showing in detail a link portion of a chain part according to the present invention.

종래 기술에 따르면 도 1과 같이, 클럭신호를 받아 리셋(Reset)신호를 출력하는 제어부(1)와, 상기 제어부(1)의 리셋(Reset)신호에 의해 카운트값이 클리어(Clear)되고, 패리티신호에 의해 상기 클리어상태에서 부터 하나씩 카운터(CNT)하는 카운터부(2)와, 상기 클럭신호를 상기 카운터부(2)의 신호(CNT)에 의해서 기본시간으로 지연시키고, 지연된 클럭신호 ck[N-1]와 ckD를 출력하는 체인부(3)와, 상기 ck[N-1]와 ckD사이에 입력신호 클럭이 로우에서 하이로 토글 즉 록킹(Locking)되는지를 검사하여 토글상태에서 패리티 펄스를 상기 카운터부(1)에 출력하는 판단부(4)로 이루어진다.According to the prior art, as shown in FIG. 1, the count value is cleared by the controller 1 receiving the clock signal and outputting a reset signal, and the reset signal of the controller 1. The counter unit 2 counters one by one from the clear state by the signal, and the clock signal is delayed by the signal CNT of the counter unit 2 to the basic time, and the delayed clock signal ck [N -1] and ckD outputs a parity pulse between the ck [N-1] and ckD to check whether the input signal clock is toggled from low to high or locked. The determination unit 4 outputs to the counter unit 1.

이때, 상기 제어부(1)에서 상기 판단부(4)까지 계속 반복적인 루프로 검사하여 록킹될 때까지 수행하는 구성이다.At this time, the control unit 1 performs the inspection until it is locked by repeatedly looping the determination unit 4 until it is locked.

상기 체인부(3)는 도 3과 같이, 상기 카운터부(2)의 카운터신호(CNT)와 상기 클럭신호를 입력신호로 하여 링킹시키고 이 링킹된 ck[0]신호를 출력하는 링크부(5)와, 상기 링크부(5)의 출력신호를 두 번 반전시키는 버퍼부(6)로 이루어진다.As shown in FIG. 3, the chain part 3 links the counter signal CNT of the counter part 2 and the clock signal as input signals, and a link part 5 for outputting the linked ck [0] signal. ) And a buffer unit 6 for inverting the output signal of the link unit 5 twice.

이때, 상기 버퍼부(6)에서 반전된 ck[0]신호와 상기 카운터부(1)의 카운터신호(CNT)를 입력신호로 하여 계속 링킹시키고 이 링킹된 ck[1]신호가 ck[N]신호가 될 때까지 계속 다음 단으로 N번 반복 수행하도록 구성된 링크부의 어레이로 구성되며, 최종적으로 마지막 ck[N-1]신호는 지연부(7)를 거쳐 ckD[N-1]신호로 출력된다.At this time, the ck [0] signal inverted by the buffer unit 6 and the counter signal CNT of the counter unit 1 are continuously linked as an input signal, and the linked ck [1] signal is ck [N]. It consists of an array of link units configured to repeat N times to the next stage until a signal is reached. Finally, the last ck [N-1] signal is output as a ckD [N-1] signal through the delay unit 7. .

상기 링크부(5)는 도 4와 같이, 입력클럭을 받아 출력하는 MP1, MN1과, 상기 카운트신호에 따라 상기 클럭을 전송하는 다수개의 엔모오스 트랜지스터(NMOS)와, 상기 전송된 클럭의 잡음을 제거하는 커패시터(C)와, 상기 제거된 클럭신호를 반전시키는 인버터로 구성된다.As shown in FIG. 4, the link unit 5 includes MP1 and MN1 for receiving and outputting an input clock, a plurality of NMOS transistors for transmitting the clock according to the count signal, and noise of the transmitted clock. And a capacitor (C) for removing and an inverter for inverting the removed clock signal.

상기와 같이 구성된 종래기술의 동작은 도 2와 같다.Operation of the prior art configured as described above is shown in FIG.

먼저, 처음의 클럭과 모드신호가 제어부(1)에 입력되면 리셋신호를 카운터부(2)에 인가한다.First, when the first clock and mode signal are input to the control unit 1, a reset signal is applied to the counter unit 2.

이어, 상기 카운터부(2)는 카운터값을 클리어시켜 카운터값 0을 출력한다.The counter 2 then clears the counter value and outputs a counter value of zero.

상기 카운터값은 체인부(3)에 입력되고, 상기 체인부(3)에서 상기 처음의 클럭에 따라 기본시간으로 지연되어 ck[0]와 ckD신호로 출력된다.The counter value is input to the chain part 3, and is delayed by the base time according to the first clock from the chain part 3 and output as ck [0] and ckD signals.

이어, 상기 ck[0]와 ckD신호는 판단부(4)에 입력되고, 판단부(4)는 이들 신호 사이에 상기 클럭신호가 로우에서 하이로 토글되는지를 검사한다.The ck [0] and ckD signals are then input to the judging section 4, and the judging section 4 checks whether the clock signal toggles from low to high between these signals.

이때, 상기 검사에서 토글되면 상기 카운터부(2)는 록킹(Locking)되어 카운터값의 변화가 없다.At this time, when toggled in the test, the counter unit 2 is locked and there is no change in the counter value.

또한, 토글되지 않으면 상기 카운터부(2)가 록킹되지 않아 빠른신호의 펄스를 상기 카운터부(2)에 보내어 카운터값이 1 증가되도록 한다.In addition, if not toggled, the counter 2 is not locked so that a pulse of a fast signal is sent to the counter 2 so that the counter value is increased by one.

이후, 변화된 카운터값을 받아서 상기 체인부(3)는 다시 지연시간이 변화되고, 그 결과 ckD신호와 ck[N-1]를 판단부(4)에서 록킹여부를 검사하여 록킹될 때까지 계속 카운팅과 판단을 반복수행한다.After that, the chain unit 3 receives the changed counter value, and the delay time is changed again. As a result, the ckD signal and ck [N-1] are checked by the determination unit 4, and counting is continued until the lock is locked. Repeat the judgment.

즉, 상기 ckD신호와 ck[N-1]사이의 a구역에서 입력클럭이 토글하게 된다는 의미이다.That is, the input clock is toggled in the region a between the ckD signal and ck [N-1].

종래 기술은 카운터부에서 업 카운터와 다운 카운터중 하나만을 채용하여 실제의 클럭이 M번째까지 카운터하면 2M×클럭 주기만큼의 시간이 필요하기 때문에 시스템 전체의 속도가 느린 문제점이 발생한다.In the prior art, only one of the up counter and the down counter is adopted in the counter unit, so that when the actual clock is counted up to the Mth time, the time required as much as 2 M x clock cycles causes a problem that the entire system is slow.

상기와 같은 문제점을 해결하기 위해 안출한 것으로, 판단부에서 발생하는 업/다운 신호를 카운터부에 입력시키므로 딜레이시간을 줄이도록 하는 딜레이 럭 루프회로를 제공하는데 그 목적이 있다.It is an object of the present invention to provide a delay clock loop circuit that reduces delay time by inputting an up / down signal generated by a determination unit to a counter unit.

도 1은 종래 기술에 따른 딜레이 럭 루프회로를 나타낸 블록도1 is a block diagram illustrating a delay loop loop circuit according to the related art.

도 2는 종래 기술에 따른 딜레이 럭 루프회로의 동작을 나타낸 타이밍도2 is a timing diagram illustrating an operation of a delay loop loop circuit according to the related art.

도 3은 본 발명에 따른 딜레이 럭 루프회로의 체인부를 상세하게 나타낸 블록도Figure 3 is a block diagram showing in detail the chain portion of the delay loop loop circuit according to the present invention;

도 4는 본 발명에 따른 체인부의 링크부를 상세하게 나타낸 회로도Figure 4 is a circuit diagram showing in detail the link portion of the chain portion according to the present invention

도 5는 본 발명에 따른 딜레이 럭 루프회로를 나타낸 블록도5 is a block diagram illustrating a delay loop loop circuit according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 ; 제어부 2 ; 카운터부One ; Control unit 2; Counter

3 ; 체인부 4 ; 판단부3; Chain part 4; Judgment

5 ; 링크부 6 ; 버퍼부5; Link portion 6; Buffer section

7 ; 지연부7; Delay

본 발명은 클럭을 입력으로 하는 딜레이 럭 루프회로에 있어서, 상기 클럭으로 리셋신호를 만들어내는 제어부, 상기 리셋신호에 의해 클리어된 카운터값을 한 카운터씩 증가 또는 감소시켜 출력하는 카운터부, 상기 카운터값에 의해 상기 클럭신호를 지연된 클럭신호와 클럭[N-1]신호로 출력하는 체인부, 상기 체인부의 두신호중 어느 신호가 선행하는지를 판단하여 업카운터신호와 다운 카운터신호를 상기 카운터부에 출력하는 판단부를 포함하여 이루어짐을 특징으로 한다.According to an aspect of the present invention, a delay clock loop circuit having a clock as an input includes: a control unit for generating a reset signal with the clock, a counter unit for increasing or decreasing a counter value cleared by the reset signal by one counter, and the counter value A chain unit for outputting the clock signal as a delayed clock signal and a clock [N-1] signal, and which of the two signals of the chain unit is preceded to determine whether to output an up counter signal and a down counter signal to the counter unit. Characterized by including a part.

이하, 첨부된 도면을 참조하여 본 발명에 따른 딜레이 럭 루프회로를 상세하게 설명하면 다음과 같다.Hereinafter, a delay loop loop circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 딜레이 럭 루프회로를 나타낸 블록도이다.5 is a block diagram illustrating a delay loop loop circuit according to the present invention.

본 발명에 따르면 도 5과 같이, 종래의 구성과 거의 동일하나, 판단부(4)에서 업 카운터신호와 다운 카운터신호를 카운터부(2)에 출력하는 구성으로 이루어진다.According to the present invention, as shown in FIG. 5, the configuration is almost the same as in the conventional configuration, but the determination unit 4 outputs the up counter signal and the down counter signal to the counter unit 2.

상기와 같이 구성된 본 발명에 따른 동작은 먼저, 초기 리셋신호가 인가 될 때 카운터부(2)의 카운터값을 1로 하고, 나머지를 0으로 하여 체인부(3)에 입력시키면 ckD신호와 ck[N-1]신호를 얻을 수 있다.In the operation according to the present invention configured as described above, first, when the initial reset signal is applied, the counter value of the counter unit 2 is set to 1, and the rest is set to 0, and the ckD signal and ck [ N-1] signal can be obtained.

그후, 상기 ck[N-1]신호가 빠를 경우 판단부(4)에서는 상기 카운터부(2)의 카운터값이 다운되도록 다운 펄스를, 그리고 상기 ck[N-1]신호가 늦을 경우, 업 펄스를 발생시킨다.Thereafter, when the ck [N-1] signal is fast, the judging section 4 causes a down pulse so that the counter value of the counter 2 is down, and when the ck [N-1] signal is late, an up pulse. Generates.

이어, 상기 업 펄스신호와 다운 펄스신호을 입력으로 하는 카운터부(2)는 다운 카운터를 동작시키고, 업 카운터를 동작시킨다.Subsequently, the counter unit 2 which inputs the up pulse signal and the down pulse signal operates the down counter, and operates the up counter.

여기서, 상기 카운터를 업시키고 다운시키는 동작은 상기 카운터부(2)가 록킹될 때까지 반복수행한다.Here, the operation of up and down the counter is repeated until the counter 2 is locked.

이와같이 록킹이 될 때가지의 시간은 2M-1×클럭 주기가 되어 절반정도의 시간이 단축될 수 있다.As such, the time until locking is 2 M-1 × clock cycles, which can be reduced by half.

본 발명은 종래의 2M×클럭 주기만큼 필요한 시간을 2M-1×클럭 주기만큼의 시간으로 단축하므로 시스템의 속도를 향상시키고, 다른 시스템에도 적용되어 응용범위를 넓히는 효과가 있다.The present invention shortens the required time by 2 M-1 clock cycles by the conventional 2 Mx clock cycles, thereby improving the speed of the system and extending the scope of application to other systems.

Claims (2)

클럭을 입력으로 하는 딜레이 럭 루프회로에 있어서; 상기 클럭으로 리셋신호를 만들어내는 제어부; 상기 리셋신호에 의해 클리어된 카운터값을 한 카운터씩 증가 또는 감소시켜 출력하는 카운터부; 상기 카운터값에 의해 상기 클럭신호를 지연된 클럭신호와 클럭[N-1]신호로 출력하는 체인부; 상기 체인부의 두신호중 어느 신호가 선행하는지를 판단하여 업카운터신호와 다운 카운터신호를 상기 카운터부에 출력하는 판단부를 포함하여 이루어짐을 특징으로 하는 딜레이 럭 루프회로.CLAIMS 1. A delay loop loop circuit for receiving a clock as an input; A controller for generating a reset signal with the clock; A counter unit which increases or decreases the counter value cleared by the reset signal by one counter; A chain unit for outputting the clock signal delayed by the counter value as a clock signal and a clock signal [N-1]; And a determination unit for determining which of the two signals of the chain unit is preceding and outputting an up counter signal and a down counter signal to the counter unit. 제 1 항에 있어서; 상기 체인부에서 출력되는 두 신호에 의해 상기 클럭신호가 토글되어 록킹될 때가지 상기 카운터부에서 판단부까지 반복수행함를 특징으로 하는 딜레이 럭 루프회로.The method of claim 1; And the counter unit repeats the determination unit until the clock signal is toggled and locked by the two signals output from the chain unit.
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