KR100235864B1 - Triangle buried gate cell and manufacturing thereof - Google Patents
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Abstract
본 발명은 고집적 소자에 적당하도록 게이트와 소스 및 드레인 접합을 겹쳐 형성하여 면적을 최소화하고 쇼트채널영향(Short Channel effect)을 방지하고 얇은 접합(Shallow Junction)을 필요치 않는 트라이 앵글 베리드 게이트 셀(Triangle Buried Gate Cell) 제조방법에 관한 것으로서, 게이트 마스킹 작업 및 슬로프 에치(Slope Etch) 작업을 통해 트라이 앵글 게이트(13)를 형성하는 공정과, 캡 게이트 산화막으로 쓰일 CVD 산화막을 증착하는 공정과, 오버사이즈 게이트 마스킹 작업 및 에치 작업을 통해 캡 게이트 산화막(14)을 형성후 산화막을 형성하는 공정과, 상기 공정 후 도프 셀렉티브 에피층(15)을 형성하는 공정으로 이루어진 것이다.According to the present invention, a triangular buried gate cell (Triangle) is formed by overlapping gate and source and drain junctions so as to be suitable for high-density devices, minimizing area, preventing short channel effects, and eliminating the need for a thin junction. A method of manufacturing a buried gate cell, comprising: forming a triangle gate 13 through a gate masking operation and a slope etch operation; depositing a CVD oxide film to be used as a cap gate oxide film; and oversizing Forming a cap gate oxide layer 14 through a gate masking operation and an etching operation, and then forming an oxide layer, and forming a dope selective epitaxial layer 15 after the step.
Description
제1a도 내지 1b도는 종래의 트라이 앵글 베리드 게이트 셀 제조공정도.1a to 1b is a conventional triangular buried gate cell manufacturing process diagram.
제2a도 내지 2d도는 본 발명의 트라이 앵글 베리드 게이트 셀 제조공정도.2a to 2d is a process diagram of manufacturing a triangle buried gate cell of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘기판 2 : 웰(WELL)1: Silicon Substrate 2: Well
3 : 필드산화막 4 : 게이트산화막3: field oxide film 4: gate oxide film
5 : 게이트 폴리실리콘 6 : 캡 게이트산화막5: gate polysilicon 6: cap gate oxide film
7, 7` : 마스크 패턴 9 : N-소스 및 드레인 접합부7, 7`: mask pattern 9: N - source and drain junction
10 : 사이드월 산화막 12 : N+소스 및 드레인 접합부10 side wall oxide film 12 N + source and drain junction
13 : 트라이 앵글 게이트 14 : 캡 게이트산화막13: tri-angle gate 14: cap gate oxide film
15 : 도프트 소스 및 드레인15: doped source and drain
본 발명은 트라이앵글 베리드 게이트 셀 및 그 제조방법에 관한 것으로서, 특히 고집적 소자에 적당하도록 게이트와 소스/드레인 접합을 겹쳐 형성하여 면적을 최소화하고 쇼트 채널이펙트(Short Channel effect)을 방지하고 얇은 접합(Shallow Junction)을 필요치 않은 트라이 앵글 베리드 게이트 셀(Triangle Burried Gate Cell) 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a triangle buried gate cell and a method of manufacturing the same, and in particular, the gate and source / drain junctions are overlapped to be suitable for highly integrated devices, thereby minimizing the area, preventing short channel effects, and forming a thin junction. The present invention relates to a triangular burried gate cell that does not require a shallow junction and a method of manufacturing the same.
일반적으로 전계효과 트랜지스터의 게이트 및 소스/드레인 접합 제조 방법으로는 고집적 소자에서 요구되는 디자인 규칙과 단위 셀 면적 감소에 대처 하기 위하여 게이트산화막의 유효두께를 줄이고, 또한 좁아지는 게이트 채널 길이로 인한 쇼트채널 이펙트(Short Channel effect)의 억제를 위해 여러번의 마스크 작업과 이온주입 작업을 통해 더블도프드레인(Double Doped Drain) 구조의 소스/드레인 접합을 형성하고 있으나 공정의 복잡성과 디바이스의 계속적인 고집적화 추세로 한계에 이르고 있는 형편이다.In general, the gate and source / drain junction fabrication method of field effect transistors is used to reduce the effective thickness of the gate oxide layer and cope with shortening the gate channel length in order to cope with the design rules and the unit cell area reduction required in the highly integrated device. In order to suppress the short channel effect, multiple masking and ion implantation are used to form the source / drain junction of the double doped drain structure, but limited by the complexity of the process and the continuous high integration trend of the device. I'm on my way.
제1a도 내지 1d도는 종래의 트라이 앵글 베리드 게이트 셀 제조공정도이다.1A to 1D are conventional process diagrams for manufacturing a triangle buried gate cell.
반도체 제조 공정중 통상적인 게이트를 갖는 접합 셀 제조 방법은 제1도에 도시된 바와 같다.A junction cell manufacturing method having a conventional gate during the semiconductor manufacturing process is shown in FIG.
제1a도와 같이, 실리콘기판(1)에 웰(2)을 형성한 후, 필드 산화막(3) 및 게이트산화막(4)을 순차적으로 형성한다.As shown in FIG. 1A, after the wells 2 are formed in the silicon substrate 1, the field oxide film 3 and the gate oxide film 4 are sequentially formed.
이 후, 게이트산화막(4) 위에 게이트 형성용 폴리실리콘(5) 및 산화막을 증착한 후, 포토레지스트(7)를 이용하여 소정부위를 패턴식각함으로써 게이트(5)와 캡게이트산화막(6)을 형성한다.Thereafter, the gate forming polysilicon 5 and the oxide film are deposited on the gate oxide film 4, and then the gate 5 and the capgate oxide film 6 are patterned by pattern etching a predetermined portion using the photoresist 7. Form.
제1b도와 같이, 포토레지스트를 제거한다.As shown in Figure 1b, the photoresist is removed.
이 후, 실리콘기판(1)에 LDD 접합 형성용 N-이온 주입 공정을 진행시키어 N-소스 및 드레인 접합부(9)를 형성한다.Thereafter, an N - ion implantation process for forming an LDD junction is performed on the silicon substrate 1 to form an N - source and drain junction 9.
제1d도와 같이, 실리콘기판(1)에 캡게이트산화막(6)을 덮도록 산화막을 증착한 후, 에치백하여 게이트(5) 측면에 사이드월 산화막(10)을 형성한다.As illustrated in FIG. 1D, after the oxide film is deposited on the silicon substrate 1 to cover the capgate oxide film 6, the sidewall oxide film 10 is formed on the side surface of the gate 5 by etching.
그 이후, 실리콘기판(1)에 N+이온 주입 공정을 진행시키어 N+소스/드레인 접합부(12)을 형성한다.Thereafter, an N + ion implantation process is performed on the silicon substrate 1 to form an N + source / drain junction 12.
그러나, 상기와 같은 종래의 기술에서는 고집적 소자에서 요구되는 디자인 규칙과 단위 셀 면적 감소로 인해 소스와 드레인 접합간의 간격이 좁아져 쇼트 채널 영향을 억제할 수 없으며, 게이트 산화막의 두께를 줄임으로 인한 호트 캐리어(HOT CARRIER) 현상이 야기 될 뿐만 아니라 좁아지는 게이트 채널 길이의 보상을 위해 더블도프 드레인 같은 복잡한 구조의 접합 형성으로 복잡한 공정을 수행해야 하는 문제점이 발생되었다.However, in the conventional technology as described above, the short circuit effect cannot be suppressed because the gap between the source and drain junctions is narrowed due to the reduction of the unit cell area and the design rule required for the highly integrated device. Not only does the carrier (HOT CARRIER) phenomenon occur, but also a complex process such as a double-drain drain is formed to compensate for the narrowing gate channel length.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 트라이 앵글 게이트로 게이트 폭이 길어 쇼트 채널 영향을 억제하며, 게이트와 소스/드레인 접합간의 단차가 적어 스텝 카버리지(Step Coverage)를 개선할 수 있는 트라이 앵글 베리드 게이트 셀 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to reduce the short channel influence due to the long gate width of the triangular gate and to reduce step coverage between the gate and the source / drain junction. To provide a method of manufacturing a triangle buried gate cell that can improve the.
상기와 같은 목적을 달성하기 위한 본 발명의 트라이 앵글 베리드 게이트 셀은 반도체기판 위에 형성되고, 단면이 사다리꼴 형상을 가지며, 게이트절연막이 개재된 트라이 앵글 게이트와, 트라이 앵글 게이트를 덮는 캡게이트산화막과, 트라이 앵글 게이트의 양측에 위치되며, 실리콘기판과는 접합을 이루는 도프트 소스/드레인으로 구성된 것이 특징이다.The triangular buried gate cell of the present invention for achieving the above object is formed on a semiconductor substrate, has a trapezoidal cross-section, a triangular gate having a gate insulating film interposed, a capgate oxide film covering the triangular gate; And a doped source / drain positioned at both sides of the triangular gate and making a junction with the silicon substrate.
상기 구성을 갖는 본 발명의 트라이 앵글 베리드 게이트 셀의 제조방법은 실리콘기판에 웰, 필드 산화막을 형성하고, VT조절을 위한 이온 주입을 한후 게이트산화막을 형성하고, 그 위에 게이트 폴리실리콘층을 증착하는 공정과, 폴리실리콘층에 게이트영역이 정의된 제1마스크패턴을 형성하는 공정과, 제1마스크패턴을 마스크로 하여 폴리실리콘층을 슬로프 에치함으로써 트라이 앵글 게이트(13)를 형성하는 공정과, 제1마스크패턴을 제거하는 공정과, 게이트산화막 위에 CVD산화막을 증착하는 공정과, CVD산화막에 트라이 앵글 게이트(13)를 오버하도록 제2마스크패턴을 형성하는 공정과, 제2마스크패턴을 마스크로 하여 CVD산화막을 에치함으로써 캡게이트산화막(14)을 형성하는 공정과, 제2마스크패턴을 제거하는 공정과, 실리콘기판에 트라이 앵글 게이트 양측에 잔류되도록 도프트 소스/드레인(15)을 형성하는 공정으로 이루어진 것이 특징이다.The production method of the present invention triangle buried gate cell having the above configuration is the well, to form a field oxide film, forming a gate oxide film hanhu the ion implantation for the V T control, and the gate polysilicon layer over the silicon substrate A process of depositing, forming a first mask pattern having a gate region defined in the polysilicon layer, forming a triangle gate 13 by slope-etching the polysilicon layer using the first mask pattern as a mask, and Removing the first mask pattern; depositing a CVD oxide film over the gate oxide film; forming a second mask pattern over the triangle gate 13 in the CVD oxide film; and masking the second mask pattern. Forming a capgate oxide film 14 by etching the CVD oxide film, removing the second mask pattern, and forming a triangle gay on the silicon substrate. The dopant source / drain 15 is formed so as to remain on both sides of the trace.
이하, 첨부된 도면을 참조하여 본발명을 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명의 트라이 앵글 베리드 게이트 셀 제조공정도이다.2 is a process diagram of manufacturing a triangle angled gate cell of the present invention.
본 발명의 트라이앵글 베리드 게이트 셀의 제조방법을 알아본다.The manufacturing method of the triangle buried gate cell of the present invention will be described.
제2a도와 같이, 실리콘기판(1)에 웰(2) 및 필드산화막(3) 형성하고, VT조절을 위한 이온 주입을 한후 게이트산화막(4)을 형성한다. 다음, 게이트산화막(4) 위에 게이트로 쓰일 폴리실리콘층(5)을 증착한다.As it is shown in Fig. 2a claim, to form a well (2) and the field oxide film 3 is formed, and the ion implantation for hanhu V T control gate oxide film 4 on the silicon substrate 1. Next, a polysilicon layer 5 to be used as a gate is deposited on the gate oxide film 4.
제2b도와 같이, 폴리실리콘층 위에 포토레지스트를 도포한 후, 게이트영역을 덮도록 패터닝하여 제1마스크패턴(7)을 형성한다.As illustrated in FIG. 2B, after the photoresist is applied on the polysilicon layer, the first mask pattern 7 is formed by patterning the photoresist to cover the gate region.
제1마스크패턴(7)을 마스크로 이용하여 폴리실리콘층을 실리콘기판(1)이 노출되는 시점까지 슬로프 에치함으로써 트라이 앵글 게이트(13)를 형성한다.Using the first mask pattern 7 as a mask, the triangle gate 13 is formed by slope-etching the polysilicon layer until the silicon substrate 1 is exposed.
제2c도와 같이, 제1마스크패턴을 제거한다.As shown in FIG. 2C, the first mask pattern is removed.
실리콘기판(1)에 트라이 앵글 게이트(13)을 덮도록 CVD방법으로 산화막을 증착한다.An oxide film is deposited by the CVD method so as to cover the triangle gate 13 on the silicon substrate 1.
이후, 산화막 위에 포토레지스트를 도포한 후, 트라이 앵글 게이트(13)을 애워싸도록 패터닝하여 제2마스크패턴(7`)을 형성한다.Subsequently, after the photoresist is applied on the oxide film, the triangle gate 13 is patterned to form the second mask pattern 7 ′.
제2마스크패턴(7`)는 오버사이즈 게이트 마스킹 작업을 진행시키기 위한 것이다.The second mask pattern 7 ′ is for carrying out an oversize gate masking operation.
제2마스크패턴(7`)을 마스크로 이용하여 실리콘기판(1)이 노출되는 시점까지 산화막을 에치함으로써 캡게이트산화막(14)을 형성한다.The capgate oxide film 14 is formed by etching the oxide film until the silicon substrate 1 is exposed using the second mask pattern 7 'as a mask.
제2d도와 같이, 제 2감광막패턴을 제거한다.As shown in FIG. 2D, the second photosensitive film pattern is removed.
실리콘기판(1)에 트라이 앵글 게이트(13) 양측에 잔류되도록 도프트 셀렉티브 에피층을 형성함으로써 도프트 소스/드레인(15)을 형성한다.The dopant source / drain 15 is formed by forming a dopant epitaxial epitaxial layer on the silicon substrate 1 so as to remain on both sides of the triangular gate 13.
이 때, 도프트 셀렉티브 에피층 형성은 다음과 같이 다르게 실시할 수 있다. 즉 언도프(unDoped) 셀렉티브 에피층을 형성하고 N+소스/드레인 마스킹 작업 후 이온 주입을 하거나, 또는 언도프 셀렉티브 폴리실리콘을 형성하고 N+소스/드레인 마스킹 작업 후 이온 주입을 하여 형성할 수 있다. 도면번호 16은 도프트 소스/드레인(15)인 에피층이 실리콘기판(1)과 접합된 것을 보인 것이다.At this time, the dopant selective epi layer formation can be performed differently as follows. That is, it can be formed by forming an undoped selective epi layer and ion implantation after N + source / drain masking, or by ion implantation after forming an undoped selective polysilicon and N + source / drain masking. . Reference numeral 16 shows that the epitaxial layer, which is the dopant source / drain 15, is bonded to the silicon substrate 1.
이상에서 상술한 바와 같이, 본 발명에 따른 트라이 앵글 베리드 게이트 셀 제조 방법에 의하면 트라이 앵글 게이트로 게이트 폭이 길어 쇼트 채널 영향을 억제할 수 있으며, 베리드 게이트로 얇은 접합 요구를 완화하였으며, 게이트와, 소스/드레인 접합 부분이 일부분 겹쳐 면적 축소에 기여하고 게이트와 소스/드레인 접합간의 단차가 적어 스텝 커버리지 (Step Coverage)를 개선할 수 있도록 하는 효과가 있다.As described above, according to the method of manufacturing a triangular buried gate cell according to the present invention, the gate width is long due to the triangular gate to suppress the short channel effect, and the buried gate eases the thin junction requirement. In addition, the source / drain junction portion partially overlaps, contributing to the reduction of the area, and the step difference between the gate and the source / drain junction is small, thereby improving the step coverage.
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