KR100234727B1 - Manufacturing method for anti-fuse of field progrmmable gate array - Google Patents

Manufacturing method for anti-fuse of field progrmmable gate array Download PDF

Info

Publication number
KR100234727B1
KR100234727B1 KR1019970023240A KR19970023240A KR100234727B1 KR 100234727 B1 KR100234727 B1 KR 100234727B1 KR 1019970023240 A KR1019970023240 A KR 1019970023240A KR 19970023240 A KR19970023240 A KR 19970023240A KR 100234727 B1 KR100234727 B1 KR 100234727B1
Authority
KR
South Korea
Prior art keywords
fuse
gate array
manufacturing
insulating film
programmable gate
Prior art date
Application number
KR1019970023240A
Other languages
Korean (ko)
Other versions
KR19990000369A (en
Inventor
진권휘
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970023240A priority Critical patent/KR100234727B1/en
Publication of KR19990000369A publication Critical patent/KR19990000369A/en
Application granted granted Critical
Publication of KR100234727B1 publication Critical patent/KR100234727B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components

Abstract

본 발명은 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법에 관한 것으로, 종래의 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법은 두꺼운 절연막을 습식 및 건식식각으로 식각단면이 수직이 되도록 식각하고, 그 식각 부분에 안티 퓨즈를 제조함으로써, 안티 퓨즈를 급한 경사의 단차를 갖도록 제조하여 프로그래밍 전압의 인가시 발생하는 전기장이 안티 퓨즈의 모서리 부분에만 형성됨으로써, 프로그램시 프로그래밍 전압을 10V정도 인가해야 하고, 그 프로그래밍 전압이 높을수록 각 게이트에 영향을 주게 됨으로써 필드 프로그램어블 게이트 어레이가 파손되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 2단계의 절연막증착과, 각각의 절연막을 습식식각 또는 건식식각하여 완만한 경사의 안티 퓨즈를 제조함으로써, 낮은 전압값의 프로그래밍 전압이 인가되어도 안티 퓨즈 전면에 전기장이 형성되어 절연파괴에 의한 프로그램이 가능하여 필드 프로그램어블 게이트 어레이의 파손을 방지하는 효과가 있다.The present invention relates to a method of manufacturing an anti-fuse of a field programmable gate array. In the conventional method of manufacturing an anti-fuse of a field programmable gate array, a thick insulating film is etched by wet and dry etching so that an etching cross section becomes vertical, and the etching portion thereof. By manufacturing the anti-fuse at the anti-fuse, the anti-fuse is manufactured to have a stepped slope, and the electric field generated when the programming voltage is applied is formed only at the corner of the anti-fuse, so that the programming voltage should be applied at about 10V during programming. The higher the value, the more affected each gate, the field programmable gate array is damaged. In view of the above problems, the present invention manufactures an anti-fuse with a gentle slope by depositing two layers of insulating films and wet or dry etching each insulating film, so that an electric field is applied to the entire surface of the anti-fuse even when a low programming voltage is applied. It can be formed and programmed by breakdown, thereby preventing damage to the field programmable gate array.

Description

필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법Method for manufacturing anti-fuse of field programmable gate array

본 발명은 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법에 관한 것으로, 특히 안티 퓨즈를 완만한 경사를 갖도록 제조하여 저전압에서 프로그램이 가능하도록한 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법에 관한 것이다.The present invention relates to a method of manufacturing an anti-fuse of a field programmable gate array, and more particularly, to a method of manufacturing an anti-fuse of a field programmable gate array in which the anti-fuse is manufactured to have a gentle inclination so that it can be programmed at a low voltage.

일반적으로, 필드 프로그램어블 게이트 어레이(FIELD PROGRAMABLE GATE ARRAY)는 5~10V의 프로그래밍 전압의 인가에 따라 다수의 게이트간에 접속관계를 달리하는 방식으로, 프로그램을 하며, 이와 같이 인가되는 프로그래밍 전압에 따라 게이트간의 접속관계를 변경하기 위해 금속배선간에 형성한 비정질 실리콘을 안티 퓨즈(ANTI-FUSE)라고 한다. 이와 같은 안티 퓨즈는 그 형상에 따라 인가되는 전압에 의해 형성되는 전기장의 영향으로 절연파괴되어 금속배선을 변경하게 된다. 또한, 그 안티 퓨즈는 그 형상에 따라 형성되는 전기장에 차이로 절연파괴되는 전압의 값이 달라지며, 이와 같은 종래 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, FIELD PROGRAMABLE GATE ARRAY programs by varying the connection relationship between a plurality of gates according to the application of a programming voltage of 5 ~ 10V, the gate according to the programming voltage applied in this way Amorphous silicon formed between metal wires to change the connection relationship between them is called anti-fuse. Such an anti-fuse may be insulated and destroyed by the electric field formed by the voltage applied according to its shape to change the metal wiring. In addition, the anti-fuse has a different value of the voltage to the dielectric breakdown due to a difference in the electric field is formed according to the shape, described in detail with reference to the accompanying drawings the anti-fuse manufacturing method of the conventional field programmable gate array. Same as

도1a 내지 도1c는 종래 필드 프로그램어블 게이트 어레이의 안티 퓨즈의 제조공정 수순단면도로서, 이에 도시한 바와 같이 제 1금속배선(1)의 상부에 절연막(2)을 증착하고, 포토레지스트(P/R)를 도포하여 소정의 패턴을 형성하는 단계(도1a)와; 상기 패턴이 형성된 포토레지스트(P/R)를 식각 마스크로 하여 절연막(2)을 식각하여 상기 제 1금속배선(1)을 노출시킨 후, 그 노출된 제 1금속배선(1)의 상부에 비정질 실리콘을 증착하여 안티 퓨즈(3)를 형성하는 단계(도1b)와; 상기 안티 퓨즈(3)의 상부에 제 2금속배선(4)을 증착하는 단계(도1c)로 구성된다.1A to 1C are cross-sectional views of a process for manufacturing an anti-fuse of a conventional field programmable gate array. As shown in FIG. 1A to 1C, an insulating film 2 is deposited on the first metal wiring 1, and a photoresist (P / R) is applied to form a predetermined pattern (Fig. 1A); After the insulating film 2 is etched using the photoresist P / R having the pattern as an etch mask to expose the first metal wiring 1, an amorphous layer is formed on the exposed first metal wiring 1. Depositing silicon to form an anti-fuse 3 (FIG. 1B); And depositing a second metal wiring 4 on the anti-fuse 3 (Fig. 1C).

이하, 상기와 같이 구성된 종래 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법을 좀더 상세히 설명한다.Hereinafter, a method of manufacturing an anti-fuse of a conventional field programmable gate array configured as described above will be described in more detail.

먼저, 도1a에 도시한 바와 같이 게이트 구조가 완성된 후, 각 게이트에 접속되도록 금속을 증착하여 제 1금속배선(1)을 형성한 다음 제 1금속배선(1)의 상부에 절연막(2)을 10000

Figure kpo00002
의 두께로 증착하고, 포토레지스트(P/R)를 도포하여 소정의 패턴을 형성한다. 이때 절연막(2)을 10000
Figure kpo00003
으로 두껍게 증착하는 이유는 제 1금속배선(1)과 제 2금속배선(4)의 사이에 전기적인 영향을 제거하기 위함이다.First, as shown in FIG. 1A, after the gate structure is completed, metal is deposited to be connected to each gate to form a first metal wiring 1, and then an insulating film 2 is formed on the first metal wiring 1. 10000
Figure kpo00002
It is deposited to a thickness of and a photoresist (P / R) is applied to form a predetermined pattern. At this time, the insulating film 2 is 10000
Figure kpo00003
The reason for the thick deposition is to remove the electrical influence between the first metal wiring 1 and the second metal wiring 4.

그 다음, 도1b에 도시한 바와 같이 상기 패턴이 형성된 포토레지스트(P/R)를 식각 마스크로 하여 절연막(2)을 습식 및 건식식각하여 상기 제 1금속배선(1)을 노출시킨 후, 그 노출된 제 1금속배선(1)의 상부에 비정질 실리콘을 증착하여 안티 퓨즈(3)를 형성한다. 이때 습식 및 건식식각으로 절연막(2)은 수직의 단면을 갖도록 식각되며 이에 따라 안티 퓨즈(3)도 경사가 급한 단차를 갖도록 형성된다.Subsequently, as shown in FIG. 1B, the first metal wiring 1 is exposed by wet and dry etching the insulating film 2 using the photoresist P / R having the pattern as an etching mask. Amorphous silicon is deposited on the exposed first metal wiring 1 to form an antifuse 3. In this case, the insulating film 2 is etched to have a vertical cross section by wet and dry etching, and thus the anti-fuse 3 is also formed to have a steep step.

그 다음, 도1c에 도시한 바와 같이 상기 안티 퓨즈(3)의 상부에 제 2금속배선(4)을 증착하여 필드 프로그램어블 게이트 어레이의 안티 퓨즈제조를 완료하게 된다.Next, as shown in FIG. 1C, the second metal wiring 4 is deposited on the anti-fuse 3 to complete the manufacture of the anti-fuse of the field programmable gate array.

상기의 단계를 통해 제조되는 안티 퓨즈(3)는 제 1 및 제 2금속배선(1),(4)에 프로그래밍 전압이 인가되면, 절연파괴되어 상기 제 1 및 제 2금속배선(1)을 접속시키게 되며, 이에 따라 필드 프로그램어블 게이트 어레이는 프로그램 된다.When the anti-fuse 3 manufactured through the above steps is applied with the programming voltage to the first and second metal wires 1 and 4, the anti-fuse 3 is insulated and connected to the first and second metal wires 1. As a result, the field programmable gate array is programmed.

그러나, 상기한 바와 같이 종래의 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법은 안티 퓨즈를 급한 경사의 단차를 갖도록 제조하여 프로그래밍 전압의 인가시 발생하는 전기장이 안티 퓨즈의 모서리 부분에만 형성됨으로써, 프로그램시 프로그래밍 전압을 10V정도 인가해야 하고, 그 프로그래밍 전압이 높을수록 각 게이트에 영향을 주게 됨으로써 필드 프로그램어블 게이트 어레이가 파손되는 문제점이 있었다.However, as described above, the conventional anti-fuse manufacturing method of the field-programmable gate array is manufactured by manufacturing the anti-fuse to have a stepped slope so that an electric field generated when the programming voltage is applied is formed only at the corner of the anti-fuse. The programming voltage should be applied about 10V, and the higher the programming voltage affects each gate, the field programmable gate array is damaged.

이와 같은 문제점을 감안한 본 발명은 안티 퓨즈를 완만한 경사를 갖도록 제조하여 낮은 프로그래밍 전압 하에서 안티 퓨즈 전체에 전기장을 형성시켜 프로그램이 가능한 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법의 제공에 그 목적이 있다.In view of the above problems, the present invention has an object of providing an anti-fuse manufacturing method of a field programmable gate array, which is programmable by forming an anti-fuse with a gentle slope to form an electric field throughout the anti-fuse under a low programming voltage. .

도1a 내지 도1c는 종래 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조공정 수순단면도.Figures 1a to 1c is a cross-sectional view of the conventional anti-fuse manufacturing process of the field programmable gate array.

도2a 내지 도2d는 본 발명 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조공정 수순단면도.Figures 2a to 2d is a process cross-sectional view of the anti-fuse manufacturing process of the field programmable gate array of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1:제 1금속배선 2:제 1절연막1: first metal wiring 2: first insulating film

3:안티 퓨즈 4:제 2금속배선3: anti-fuse 4: second metal wiring

5:제 2절연막5: second insulating film

상기와 같은 목적은 제 1금속배선의 상부에 절연막을 얇게 증착하는 단계와, 패턴을 형성 후에 습식식각방법으로 완만한 경사를 갖도록 절연막을 식각 하는 단계와, 상기 절연막이 식각된 부분에 비정질 실리콘을 증착하여 안티 퓨즈를 형성하는 단계와, 상기 안티 퓨즈 및 절연막의 상부에 절연막을 증착하는 단계와, 패턴을 형성하여 건식식각으로 상기 절연막을 식각하여 안티 퓨즈를 노출시키는 단계와, 상기 노출된 안티 퓨즈의 상부에 제 2금속배선을 형성하는 단계로 구성하여, 2단계의 절연막 증착으로 두꺼운 절연막을 형성하여 제 1 및 제 2금속배선간의 전기적인 영향을 방지하며, 습식식각과 증착을 통해 완만한 경사를 갖는 안티 퓨즈를 제조함으로써 달성되는 것으로, 이와 같은 본 발명 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above objectives include the steps of depositing a thin film of an insulating film on the upper part of the first metal wiring, etching the insulating film to have a gentle inclination by a wet etching method after the pattern is formed, and amorphous silicon on the portion where the insulating film is etched Forming an anti-fuse by depositing; depositing an insulating film on the anti-fuse and the insulating film; forming a pattern to etch the insulating film by dry etching to expose the anti-fuse; and Forming a second metal wiring on the upper part of the upper layer, forming a thick insulating film by the two-step deposition of the insulating film to prevent electrical influences between the first and second metal wirings, and gentle inclination through wet etching and deposition. It is achieved by manufacturing an anti-fuse having the same, the anti-fuse manufacturing method of the field programmable gate array of the present invention When described in detail with reference to the accompanying drawings the law as follows.

도2a 내지 도2d는 본 발명에 의한 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조공정 수순단면도로서, 이에 도시한 바와 같이 제 1금속배선(1)의 상부에 얇은 제 1절연막(2)을 증착하고, 포토레지스트(P/R)를 도포하고 습식식각공정으로 그 식각단면이 완만한 경사를 갖도록 식각하여 제 1금속배선(1)의 일부를 노출시키는 단계(도2a)와; 상기 포토레지스트(P/R)를 제거한 후, 노출된 제 1금속배선(1)과 제 1절연막(2)의 식각단면 상부에 비정질 실리콘을 증착하여 안티 퓨즈(3)를 형성하는 단계(도2b)와; 상기 안티 퓨즈(3)와 제 1절연막(2)의 상부에 제 2절연막(5)을 증착하고, 그 제 2절연막(5)의 상부에 포토레지스트(P/R1)를 도포한 후 패턴을 형성하고, 건식식각으로 제 2절연막(5)을 식각하여 상기 안티 퓨즈(3)를 노출시키는 단계(도2c)와; 상기 포토레지스트(P/R1)를 제거한 후, 상기 노출된 안티 퓨즈(3)의 상부에 제 2금속배선(4)을 증착하는 단계(도2d)로 구성된다.2A to 2D are cross-sectional views of a process for manufacturing an anti-fuse of a field programmable gate array according to the present invention. As shown therein, a thin first insulating film 2 is deposited on top of the first metal wiring 1. Applying a photoresist (P / R) and etching the wet cross-section through a wet etching process to expose a portion of the first metal interconnection 1 (FIG. 2A); After removing the photoresist (P / R), to form an anti-fuse 3 by depositing amorphous silicon on the etched cross-section of the exposed first metal wiring 1 and the first insulating film 2 (Fig. 2b) )Wow; A second insulating film 5 is deposited on the antifuse 3 and the first insulating film 2, and a photoresist P / R1 is coated on the second insulating film 5 to form a pattern. And etching the second insulating film 5 by dry etching to expose the anti-fuse 3 (FIG. 2C); After removing the photoresist (P / R1), the step of depositing a second metal wiring 4 on the exposed anti-fuse (3) (Fig. 2d).

이하, 상기와 같이 구성된 본 발명 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법을 좀더 상세히 설명한다.Hereinafter, a method of manufacturing an anti-fuse of the field programmable gate array of the present invention configured as described above will be described in more detail.

먼저, 도2a에 도시한 바와 같이 제 1금속배선(1)의 상부에 종래 절연막 두께의 절반 수준인 5000

Figure kpo00004
의 두께로 제 1절연막(2)을 증착하고, 포토레지스트(P/R)를 도포하고 습식식각공정으로 그 식각단면이 완만한 경사를 갖도록 식각하여 제 1금속배선(1)의 일부를 노출시킨다.First, as shown in FIG. 2A, 5000, which is half the thickness of a conventional insulating film, is placed on top of the first metal wiring 1.
Figure kpo00004
The first insulating film 2 is deposited to have a thickness of, and a photoresist (P / R) is applied and the wet etching process is etched so that the etch cross section has a gentle slope to expose a part of the first metal wiring 1. .

그 다음, 도2b에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거한 후, 노출된 제 1금속배선(1)과 제 1절연막(2)의 식각단면 상부에 비정질 실리콘을 증착하여 안티 퓨즈(3)를 형성한다.Next, as shown in FIG. 2B, after the photoresist P / R is removed, amorphous silicon is deposited on the etched end surfaces of the exposed first metal wiring 1 and the first insulating layer 2 to prevent antifuse. (3) is formed.

그 다음, 도2c상기 안티 퓨즈(3)와 제 1절연막(2)의 상부에 제 2절연막(5)을 증착하고, 그 제 2절연막(5)의 상부에 포토레지스트(P/R1)를 도포한 후 패턴을 형성하고, 건식식각으로 제 2절연막(5)을 식각하여 상기 안티 퓨즈(3)를 노출시킨다.Next, a second insulating film 5 is deposited on the antifuse 3 and the first insulating film 2 of FIG. 2C, and a photoresist P / R1 is coated on the second insulating film 5. After that, a pattern is formed, and the second insulating layer 5 is etched by dry etching to expose the antifuse 3.

그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(P/R1)를 제거한 후, 상기 노출된 안티 퓨즈(3)의 상부에 제 2금속배선(4)을 증착하여 제조공정을 완료한다.Next, as shown in FIG. 2D, after removing the photoresist P / R1, a second metal wiring 4 is deposited on the exposed anti-fuse 3 to complete the manufacturing process.

상기와 같은 제조방법으로 제조된 완만한 경사를 갖는 안티 퓨즈(3)는 제 1 및 제 2금속배선(1),(4)에 프로그래밍 전압이 인가되면 안티 퓨즈(3)의 전체 면에서 전기장을 형성하여 낮은 프로그래밍 전압에서도 절연파괴되어 필드 프로그램어블 게이트 어레이를 프로그램 시킨다.The anti-fuse 3 having a gentle inclination manufactured by the above manufacturing method is applied to the first and second metal wirings 1 and 4 when a programming voltage is applied to the electric field on the entire surface of the anti-fuse 3. It is then isolated and broken at low programming voltages to program the field programmable gate array.

상기한 바와 같이 본 발명 필드 프로그램어블 게이트 어레이 제조방법은 2단계의 절연막증착과, 각각의 절연막을 습식식각 또는 건식식각하여 완만한 경사의 안티 퓨즈를 제조함으로써, 낮은 전압값의 프로그래밍 전압이 인가되어도 안티 퓨즈 전면에 전기장이 형성되어 절연파괴에 의한 프로그램이 가능하여 필드 프로그램어블 게이트 어레이의 파손을 방지하는 효과가 있다.As described above, the method of manufacturing a field programmable gate array according to the present invention uses a two-stage insulating film deposition, and wet or dry etching each insulating film to produce a gentle inclined anti-fuse, so that a programming voltage having a low voltage value is applied. An electric field is formed on the front surface of the anti-fuse, which can be programmed by breakdown, thereby preventing damage to the field programmable gate array.

Claims (1)

제 1금속배선의 상부에 제 1절연막을 증착하는 단계와, 패턴 형성 후에 습식식각방법으로 완만한 경사를 갖도록 상기 제 1절연막을 식각 하는 단계와, 상기 절연막이 식각된 부분에 비정질 실리콘을 증착하여 안티 퓨즈를 형성하는 단계와, 상기 안티 퓨즈 및 제 1절연막의 상부에 제 2절연막을 증착하는 단계와, 패턴을 형성하여 건식식각으로 상기 제 2절연막을 식각하여 안티 퓨즈를 노출시키는 단계와, 상기 노출된 안티 퓨즈의 상부에 제 2금속배선을 증착하는 단계를 포함하여 된 것을 특징으로 하는 필드 프로그램어블 게이트 어레이의 안티 퓨즈 제조방법.Depositing a first insulating layer on the first metal interconnection, etching the first insulating layer to have a gentle slope by a wet etching method after pattern formation, and depositing amorphous silicon on a portion where the insulating layer is etched Forming an anti-fuse; depositing a second insulating layer on the anti-fuse and the first insulating layer; forming a pattern to etch the second insulating layer by dry etching to expose the anti-fuse; And depositing a second metal interconnection on top of the exposed antifuse.
KR1019970023240A 1997-06-05 1997-06-05 Manufacturing method for anti-fuse of field progrmmable gate array KR100234727B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970023240A KR100234727B1 (en) 1997-06-05 1997-06-05 Manufacturing method for anti-fuse of field progrmmable gate array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970023240A KR100234727B1 (en) 1997-06-05 1997-06-05 Manufacturing method for anti-fuse of field progrmmable gate array

Publications (2)

Publication Number Publication Date
KR19990000369A KR19990000369A (en) 1999-01-15
KR100234727B1 true KR100234727B1 (en) 1999-12-15

Family

ID=19508687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970023240A KR100234727B1 (en) 1997-06-05 1997-06-05 Manufacturing method for anti-fuse of field progrmmable gate array

Country Status (1)

Country Link
KR (1) KR100234727B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100302877B1 (en) * 1999-09-15 2001-11-07 황인길 Field programmable gate array manufacture method
US6396121B1 (en) * 2000-05-31 2002-05-28 International Business Machines Corporation Structures and methods of anti-fuse formation in SOI

Also Published As

Publication number Publication date
KR19990000369A (en) 1999-01-15

Similar Documents

Publication Publication Date Title
JPH03179763A (en) Anti-fuse structure and formation thereof
JP2769332B2 (en) Manufacturing electrically programmable integrated circuits.
KR970007831B1 (en) Simultaneously forming method of metal wire and contact plug
KR100234727B1 (en) Manufacturing method for anti-fuse of field progrmmable gate array
US4174562A (en) Process for forming metallic ground grid for integrated circuits
JPH05243193A (en) Method for forming a plurality of contact holes which expose inner contact in semiconductor integrated circuit
US5397743A (en) Method of making a semiconductor device
KR100883041B1 (en) Semiconductor device and fabrication method thereof
KR100790293B1 (en) Semiconductor device and fabrication method thereof
US4261096A (en) Process for forming metallic ground grid for integrated circuits
KR0182176B1 (en) Method for forming meatal contact hall of semiconductor device
KR100645459B1 (en) Method for fabricating semiconductor device
KR100718456B1 (en) Semiconductor device and method for manufacturing the same
JPH08330250A (en) Manufacture of semiconductor device
KR0137980B1 (en) Fabrication method of tungsten plug
KR0148326B1 (en) Fabrication method of semiconductor device
KR19990005824A (en) Method of forming double polycapacitor with polyside gate structure
KR100248805B1 (en) A method for forming metal wire in semiconductor device
KR0177405B1 (en) Semiconductor device and manufacture thereof
US6136671A (en) Method for forming gate oxide layers
KR0171316B1 (en) Method of forming flat interlayer insulator of semiconductor device
JPH0714831A (en) Semiconductor device and manufacture thereof
KR0135046B1 (en) Selective connection method of semiconductor circuit
JPS5852849A (en) Manufacture for wiring for electronic parts
KR20000046943A (en) Method for forming repair fuse

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee