KR0171316B1

KR0171316B1 - Method of forming flat interlayer insulator of semiconductor device

Info

Publication number: KR0171316B1
Application number: KR1019950015175A
Authority: KR
Inventors: 조경수
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-06-09
Filing date: 1995-06-09
Publication date: 1999-03-30

Abstract

본 발명은 반도체 소자의 층간 절연막의 평탄화 방법을 개시한다. 개시된 방법은 하부 배선층이 형성되어 있는 반도체 기판상의 복수개의 금속배선에 절연막을 형성하고, 복수개의 각각의 금속배선들 사이의 절연막을 선택적으로 식각하여 금속배선들 사이의 절연막에 형성된 보이드를 제거하고, 식각된 절연막의 표면에 또 다른 제2의 절연막을 형성하여 평탄화시키고, 제2의 절연막 위에 제3의 절연막을 형성시키는 단계를 포함한다. 또한, 개시된 방법은 보이드로 인한 절연막 특성의 파괴를 방지하고 반도체 소자의 신뢰도를 향상시킨다는 효과가 있다.The present invention discloses a planarization method of an interlayer insulating film of a semiconductor device. The disclosed method forms an insulating film on a plurality of metal wirings on a semiconductor substrate on which a lower wiring layer is formed, selectively etches the insulating film between each of the plurality of metal wirings to remove voids formed in the insulating film between the metal wirings, And forming another second insulating film on the surface of the etched insulating film to planarize, and forming a third insulating film on the second insulating film. In addition, the disclosed method has the effect of preventing destruction of the insulating film characteristics due to voids and improving the reliability of the semiconductor device.

Description

Planarization method of interlayer insulating film of semiconductor device

제1도의 (a) 내지 (e)는 본 발명의 일실시예에 따른 반도체 소자의 층간 절연막의 평탄화 방법을 설명하기 위한 각각의 단계를 순차적으로 나타내는 요부 단면도.1 (a) to (e) are cross-sectional views of main parts sequentially illustrating respective steps for explaining a planarization method of an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 반도체 기관 11 : 반도체 기판 절연막10 semiconductor device 11 semiconductor substrate insulating film

12 : 금속 배선 13 : 제1절연막12 metal wiring 13 first insulating film

14 : 보이드 15 : 감광막 패턴14: void 15: photoresist pattern

16 : 제2절연막 17 : 제3절연막16: second insulating film 17: third insulating film

본 발명은 반도체 소자의 층간 절연막의 평탄화방법에 관한 것으로, 더욱 상세하게는 반도체 기판상의 복수개의 금속배선들 사이에 있는 절연막에 형성되는 보이드(void)를 선택적인 식각에 의해 제거하는 것을 포함하는 반도체 소자의 층간 절연막의 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method of an interlayer insulating film of a semiconductor device, and more particularly to a semiconductor comprising removing by void etching a void formed in an insulating film between a plurality of metal wires on a semiconductor substrate. A flattening method of an interlayer insulating film of a device.

최근 반도체 소자의 고집적화 경향으로 배선 설계가 자유롭고 용이하며 배선 저항 및 전류용량등의 설정을 여유있게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있다.Recently, due to the high integration trend of semiconductor devices, research on a multilayer wiring technology that enables free and easy wiring design and allows setting of wiring resistance and current capacity has been actively conducted.

일반적으로 반도체 소자를 제조하는 방법에 있어서, 반도체 기판 상부에 게이트 및 소오스, 드레인등의 기본 패턴 공정을 진행한 다음, 금속 배선 공정을 진행할때, 금속층과 금속층 사이 또는 전극 형성을 위한 폴리실리콘층과 금속층과의 사이에 전기적 분리 효과를 얻기 위하여 층간 절연산화막을 도포한 후, 후속 공정에서의 증착물이 고르게 증착되게 하기 위하여 평탄화 정도가 양호한 물질을 사용하게 된다.In general, in the method of manufacturing a semiconductor device, a basic pattern process such as a gate, a source, a drain, and the like is performed on a semiconductor substrate, and when a metal wiring process is performed, a polysilicon layer between the metal layer and the metal layer or for forming an electrode; After the interlayer dielectric oxide film is applied to obtain an electrical separation effect from the metal layer, a material having a good degree of planarization is used in order to deposit the deposit evenly in a subsequent process.

이에 따라, 현재의 반도체 공정에서는 집적도가 증가함으로 인하여, 적층되는 막의 수가 증가하게 되고, 하부의 주어진 패턴에 따라 상부층의 굴곡이 형성하게 되고, 금속배선들 사이의 폭이 좁은 경우에는 그 금속배선들 사이를 채우고있는 절연막에는 보이드가 반드시 형성된다. 이와같은 보이드의 존재는 그 내부에 수소이온이나 수분등이 침투하여 존재하게 됨으로써 절연막의 절연 특성을 저하시키고 반도체 소자의 신뢰성을 저하시킨다는 문제점을 지니고 있었다.Accordingly, in the current semiconductor process, as the degree of integration increases, the number of films to be stacked increases, the upper layer is bent according to a given pattern at the bottom, and the metal wirings are narrow when the widths between the metal wirings are narrow. Voids are necessarily formed in the insulating film filling the gap. The presence of such voids has a problem in that hydrogen ions, moisture, and the like penetrate therein, thereby lowering the insulating properties of the insulating film and lowering the reliability of the semiconductor device.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위한 것으로서, 금속배선들 사이의 절연막에 형성된 보이드를 제거함으로써 절연막의 특성을 유지하고 반도체 소자의 신뢰성을 증가시킬 수 있는 방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, to provide a method for maintaining the characteristics of the insulating film and increase the reliability of the semiconductor device by removing the void formed in the insulating film between the metal wiring.

상기의 목적을 달성하기 위하여 본 발명은, 하부 배선층이 형성되어 있는 반도체 기판상의 복수개의 금속배선상에 제1절연막을 형성한 후 그 절연막을 평탄화시키는 반도체 소자의 층간 절연막의 평탄화 방법에 있어서, (가) 반도체 기판상의 복수개의 금속 배선상에 제1절연막을 형성하는 단계; (나) 상기 복수개의 각각 금속배선들 사이의 제1절연막을 선택적으로 식각하여 금속배선들 사이의 제1절연막에 형성된 보이드를 제거하는 단계; 및 (다) 상기 제1절연막의 상부 표면에 제2절연막을 형성하여 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막의 평탄화 방법을 제공한다.In order to achieve the above object, the present invention provides a planarization method of an interlayer insulating film of a semiconductor device in which a first insulating film is formed on a plurality of metal wirings on a semiconductor substrate on which a lower wiring layer is formed, and then the insulating film is flattened. A) forming a first insulating film on the plurality of metal wires on the semiconductor substrate; (B) selectively etching the first insulating films between the plurality of metal wires to remove voids formed in the first insulating films between the metal wires; And (c) forming and planarizing a second insulating film on the upper surface of the first insulating film.

본 발명에 따른 상기의 방법에 있어서, 단계 (다) 이후에, 제2절연막상에 제3절연막을 형성하는 단계를 추가로 포함하는 것이 바람직하다.In the above method according to the present invention, after step (c), it is preferable to further include forming a third insulating film on the second insulating film.

본 발명에 따른 상기의 절연막 평탄화 방법의 단계 (가)에서, 각각의 금속배선들 사이의 제1절연막의 식각은 습식식각에 의해서 또는 습식식각과 건식식각을 병행해서 수행하는 것이 바람직하다.In the step (a) of the insulating film planarization method according to the present invention, the etching of the first insulating film between the respective metal wires is preferably performed by wet etching or a combination of wet etching and dry etching.

또한, 본 발명에 따른 방법은 제2절연막으로서 SOG를 사용하는 것이 바람직하며, 이 경우에는 상기 SOG의 평탄화 특성때문에 제2절연막의 평탄화를 실시하지 않아도 된다. 즉, 평탄화 공정없이 제2절연막상에 제3절연막을 형성시켜도 된다.In addition, the method according to the present invention preferably uses SOG as the second insulating film, and in this case, it is not necessary to planarize the second insulating film due to the flattening characteristics of the SOG. That is, the third insulating film may be formed on the second insulating film without the planarization process.

그리고 본 발명에 따른 방법은 상기 SOG이외에 다른 재료를 제2절연막으로 형성시키는 것을 포함하는데, 이 경우에는 제2절연막의 표면을 화학기계적 연마법으로 식각하여 평탄화시킨 후 그 상부에 제3절연막을 형성시킬 수 있다.In addition, the method according to the present invention includes forming another material other than the SOG as the second insulating film. In this case, the surface of the second insulating film is etched and planarized by chemical mechanical polishing to form a third insulating film thereon. You can.

본 발명의 명세서에서 사용된 용어로서, '제1절연막'은 편의상 본 발명에 따른 방법의 개시점을 나타내기 위하여 사용된 것으로, 반도체 소자에서 반드시 제1층 금속배선상에 형성되는 절연막만을 의미하는 것이 아니라, 제1층, 제2층, 제3층 이상의 금속배선상에 형성되는 모든 절연막을 의미하기 위해 사용된 것이다.As used herein, the term 'first insulating film' is used to indicate the starting point of the method according to the present invention for convenience, and means only an insulating film formed on the first layer metal wiring in a semiconductor device. Rather, it is used to mean all insulating films formed on the metal wirings of the first layer, the second layer, and the third layer or more.

이하, 본 발명의 실시예를 첨부도면을 참고하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도의 (a) 내지 (e)는 본 발명에 따른 반도체 소자의 층간 절연막의 평탄화 방법에 관련되는 제조공정을 순차적으로 나타내는 단면도이다.1 (a) to (e) are cross-sectional views sequentially showing a manufacturing process relating to the method of planarizing an interlayer insulating film of a semiconductor device according to the present invention.

우선, (a)에 도시된 바와 같이 반도체 기판(10)상의 최저층 절연막(11)상에 복수개의 금속배선(12)을 형성한다. 이 금속배선(12)의 형성과정까지는 통상의 방법에 따른다.First, as shown in (a), a plurality of metal wirings 12 are formed on the lowest layer insulating film 11 on the semiconductor substrate 10. The formation process of the metal wiring 12 is followed by a conventional method.

다음에, (b)에 도시된 바와 같이, 금속배선(12)상에 제1절연막(13)을 형성한다. 이때, 복수층의 금속배선(12) 사이의 제1절연막(13) 부분에는 보이드(14)가 형성되는데, 이것은 전술한 바와 같이 절연막의 특성에 영향을 미치고 반도체 소자의 신뢰도를 저하시키게 된다. 따라서 보이드(14)를 제거하기 위하여 제1절연막(13)에 감광막을 도포하고, 보이드(14)를 포함하는 절연막의 부분이 식각에 의해 제거될 수 있도록 노광 및 현상하여 감광막패턴(15)을 형성한다.Next, as shown in (b), the first insulating film 13 is formed on the metal wiring 12. At this time, the void 14 is formed in the portion of the first insulating film 13 between the plurality of metal wirings 12, which affects the characteristics of the insulating film and reduces the reliability of the semiconductor device as described above. Accordingly, a photoresist film is applied to the first insulating film 13 to remove the voids 14, and the photoresist pattern 15 is formed by exposing and developing the portions of the insulating film including the voids 14 to be removed by etching. do.

그 후, (c)에 도시된 바와 같이 복수개의 금속배선(12) 사이에 있는 제1절연막(13)의 부분을 소정의 두께만큼 선택적으로 식각하여 보이드(14)를 제거한다. 이때의 식각방법은 습식식각 또는 습식식각과 건식식각을 병행하여 사용하는 것이 바람직하다.Thereafter, as shown in (c), the portion of the first insulating film 13 between the plurality of metal wires 12 is selectively etched by a predetermined thickness to remove the voids 14. At this time, the etching method is preferably used in combination with wet etching or wet etching and dry etching.

다음에 (d)에 도시된 바와 같이 제1절연막(13)상에 제2절연막(16)을 형성시킨다. 이때, 제2절연막(16)으로서 SOG를 사용하는 것이 한 가지 방법일 수 있는데, 이 경우에는 표면 평탄화 과정을 거치지 않고, 곧바로 제2절연막(16)상에 제3절연막을 형성한다.Next, as shown in (d), a second insulating film 16 is formed on the first insulating film 13. In this case, one method may be to use SOG as the second insulating layer 16. In this case, a third insulating layer is formed on the second insulating layer 16 immediately without performing a surface planarization process.

그 후, (e)에 도시된 바와 같이, 제2절연막(16)이 SOG가 아닌 경우에는 제1, 2절연막(13, 16)의 일정부분을 식각, 바람직하게는 화학기계적 연마법(chemical and mechanical polishing)에 의해 제거하여 평탄화시킨다. 그리고 평탄화된 제2절연막(16)상에 제3절연막(17)을 증착시켜서 다층배선 구조의 반도체 소자의 하나의 금속배선의 절연층에 대한 평탄화를 완수한다.Then, as shown in (e), when the second insulating film 16 is not SOG, a portion of the first and second insulating films 13 and 16 is etched, preferably, chemical mechanical polishing It is removed by mechanical polishing and planarized. The third insulating film 17 is deposited on the planarized second insulating film 16 to complete the planarization of the insulating layer of one metal wiring of the semiconductor device having the multi-layered wiring structure.

이후는, 도시하지는 않았지만 통상의 금속배선 형성기술에 의해 제2층 금속배선이 형성되고, 그 위에 절연막이 형성되어 본 발명의 방법에 따른 절연막의 평탄화가 이룩될 수 있다.Thereafter, although not shown, a second layer metal wiring is formed by a conventional metal wiring forming technique, and an insulating film is formed thereon to planarize the insulating film according to the method of the present invention.

이와 같이 본 실시예에 의하면 복수개의 금속배선들 사이의 절연막 부분에 형성된 보이드를 제거시킨 층간 절연막의 형성 및 평탄화를 달성할 수 있다. 따라서 보이드가 없으므로 절연막의 특성이 유지되고 반도체 소자의 신뢰도가 향상된다.As described above, according to the present embodiment, it is possible to achieve formation and planarization of the interlayer insulating film in which voids formed in the insulating film portion between the plurality of metal wirings are removed. Therefore, since there is no void, the characteristics of the insulating film are maintained and the reliability of the semiconductor device is improved.

또한, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면 상기 실시예에서는 반도체 소자의 기판상의 제1층 층간 절연막의 평탄화와 관련하여 기술되었지만, 제2층, 제3층 이상의 층간 절연막의 평탄화에 본 발명에 따른 방법이 적용됨은 물론이다.In addition, this invention is not limited to the said Example. For example, in the above embodiment, although described with respect to the planarization of the first interlayer insulating film on the substrate of the semiconductor device, the method according to the present invention is applied to the planarization of the interlayer insulating film of the second layer and the third layer or more.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시될 수 있다.In addition, the present invention can be practiced in various ways without departing from the spirit of the invention.

이상에서와 같이, 본 발명에 따른 절연막의 평탄화 방법은 층간 절연막에 형성된 보이드의 제거를 가능하게 함으로써 절연막의 특성을 유지하고 소자의 신뢰도를 향상시킬 수 있을 뿐만 아니라, 기존의 반도체 소자의 제조장치를 이용하여 실시할 수 있으므로 즉각적인 실시화가 가능하다는 장점이 있다.As described above, the planarization method of the insulating film according to the present invention enables the removal of voids formed in the interlayer insulating film, which not only maintains the characteristics of the insulating film and improves the reliability of the device, but also provides an existing semiconductor device manufacturing apparatus. It can be implemented using the advantage that the instant implementation is possible.

Claims

A method of planarizing an interlayer insulating film of a semiconductor device in which a first insulating film is formed on a plurality of metal wirings on a semiconductor substrate on which a lower wiring layer is formed, and then the insulating film is flattened. Forming a first insulating film; (B) selectively etching the first insulating films between the plurality of metal wires to remove voids formed in the first insulating films between the metal wires; And (c) forming and planarizing a second insulating film on an upper surface of the first insulating film.

2. The method of claim 1, wherein in the step (b), etching is performed by wet etching.

2. The method of claim 1, wherein in the step (b), etching is performed by a method of wet etching and dry etching.

The planarization method of an interlayer insulating film of a semiconductor device according to claim 1, wherein said second insulating film is SOG.

The method of claim 1, further comprising, after the step (c), forming a third insulating film on the second insulating film.

6. The method of claim 5, further comprising planarizing the second insulating film by etching prior to forming the third insulating film.

The method of claim 5, wherein the etching is performed by a chemical mechanical polishing method.