KR100233317B1 - 스위칭 소자, 액정 표시 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명의 액정 표시 장치는 한 쌍의 기판, 상기 한 쌍의 기판 사이에 끼워져 있는 액정층, 상기 한 쌍의 기판중 적어도 하나의 상기 액정층과 마주하는 표면들 상에 매트릭스 형태로 배열되어 있는 다수의 픽셀 전극과, 다수의 신호 라인과, 2단자 비선형 소자들중 하나가 개개의 2단자 비선형 소자와 관련되어 있는 상기 픽셀 소자들중 하나와 그리고 개개의 2단자 비선형 소자와 관련되어 있는 신호 라인들중 하나와 연결되도록 형성되어 있는 다수의 2단자 비선형 소자를 포함하고 있다. 상기 액정 표시 장치에서, 상기 2단자 비선형 소자는 관련된 신호 라인에 연결된 하부 전극과, 하부 전극을 덮도록 형성된 절연체와, 관련된 픽셀 전극에 연결된 상부 전극을 포함하며, 상기 절연체는 상기 2단자 비선형 소자의 크기가 제2 절연막의 슬릿의 개구 폭과 상기 상부 전극의 라인 폭에 의해서 결정되도록 상기 하부 전극의 에칭 에지를 덮도록 형성되어 있으며 상기 상부 전극을 상기 제1 절연막에 전기적으로 연결하는 슬릿을 갖고 있는 비선형성을 나타내는 제1 절연막과 제2 절연막을 포함하고 있다.

Description

스위칭 소자, 액정 표시 장치 및 그 제조 방법

본 발명은 일반적으로 스위칭 소자에 관한 것이다. 특히, 본 발명은 예시적 스위칭 소자로서 2-단자 비선형 소자, 이러한 소자를 갖는 액정 표시 장치, 및 그 제조 방법에 관한 것이다.

최근에, 액정 표시 장치는 작고 가벼우며 전력 소모가 작기 때문에 개인용 컴퓨터, 워드프로세서, 사무 자동화 터미널 유닛, 텔레비전 수신기 등에서의 표시 응용에 사용되어 왔다. 액정 표시 장치가 점점 대중화됨에 따라, 고화질의 이미지를 표시하고 표시 용량을 증가시킬 필요가 증대된다.

종래의 액정 표시 장치의 트위스트 네마틱(TN) 모드 또는 슈퍼 트위스트 네마틱(STN) 모드에서 전압 평균화법에 의해 간단한 매트릭스 방식으로 구동되었다. 그러나, 그러한 방법은 많은 수의 주사선을 필요로 하기 때문에, 이의 콘트라스트비가 불만족스러울 수도 있다. 따라서, 그러한 방법은 대용량 표시에 적합하지 않다.

이러한 문제를 다루기 위해서는, 표시 스크린 상에 픽셀들 각각마다 스위칭 소자를 제공하므로써 액티브 구동이 개발되어 왔다. 그러한 용도로 사용된 스위칭 소자는 박막 트랜지스터 및 2-단자 비선형 소자를 포함한다. 이들 2가지 형태의 소자들을 비교해 보면, 2-단자 비선형 소자는 간단한 구성 및 제조 비용 감소면에서 좀 더 유리하다. 따라서, 그러한 2-단자 비선형 소자를 사용하는 액정 표시 장치는 근래에 주류를 이룰 것이다. 이들 경향을 반영하면, 금속-절연체-금속 구조를 갖는 비선형 소자(이후, 이러한 소자는“MIM 조사”로 불림)는 이미 실용되고 있다.

MIM 소자는 소위, 풀리-프렝켈 룰(Poole-Frekel rule)에 따른 전류-전압 특성을 나타낸다. 특히, 입력 신호의 전압이 낮을 때, 그러한 소자의 저항은 높아진다. 반면에, 입력 신호의 전압이 액정 분자를 충분히 구동시킬 정도로 높으면, 그러한 소자의 저항은 낮아진다.

MIM 소자를 갖는 액정 표시 장치에서, 그러한 전류-전압 특성은 소자의 ON/OFF 상태를 스위칭하는데 응용된다.

제23도는 MIM 소자를 갖는 종래의 액정 표시 장치(1)을 도시하는 평면도이다.

제23도에서, 도면에서 MIM 소자가 위에 형성되어 있는 기판(2) (이후, 이러한 기판은 “소자 기판”으로 불림), 반면에 대향 전극이 위에 형성되어 있는 기판(3) (이후, 이러한 기판은 “대향 기판”으로 불림)이 존재하며, 기판(3)은 기판(2)를 덮는다. 이러한 액정 표시 장치(1)은 모노크로매틱 이미지를 표시하기 위한 480도트(H) × 320도트(V)의 소위, H-VGA 픽셀 배치를 갖는 반사형 액정 표시 장치이다.

제24도는 액정 표시 장치(1)의 표시 영역 내의 소자 기판(2) 상의 임의 장소 A(제23도 참조)에 형성된 픽셀을 도시하는 평면도이다. 제25도는 소자 기판(2)에 대향하는 대향 기판(3)의 평면도이다. 제26도는 제24도에 도시된 라인 B-B'를 따라 절취된 액정 표시 장치(1)의 단면도이다.

제24도에 도시된 바와 같이, 한 픽셀은 유리 등으로 만들어진 소자 기판(2)의 표면(2a) 상에 형성된 픽셀 전극(7); 신호 라인(5) 및 MIM 소자(4)를 포함한다.

각각의 신호 라인(5)는 소자 기판(2)의 단부에 형성된 관편 소자 단자(15)에 접속된다. 반면에, 직각으로 신호 라인(5)를 가로지르도록 대향 기판(3)의 표면(3a)상에 스트라이프 형태로 형성된 각각의 대향 전극(9)는 대향 기판(3)의 단부에 형성된 관련 대향 단자(16)에 접속된다. 액정 표시 장치(1)은 소자 단자(15) 및 대향 단자(16)에 신호 파형을 인가하므로써 구동된다.

더우기, 제24도에 사선으로 도시된 MIM 소자(4)는 액정층의 용량과 관련하여 적절한 용량비로 표시된 용량을 갖도록 설계된다. 표준 MIM 소자(4)는 일반적으로, 소자(4)의 용량에 대한 액정층의 용량비가 대략 10:1이 되도록 설계된다.

MIM 소자(4)의 하부 전극은 탄탈(Ta)와 같은 재료로 만들어지고; 상부 전극은 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등으로 만들어지며; 절연막은 예를 들어, 산화 탄탈(TaO_X)로 만들어진다.

소자 기판(2)를 제조하는 예시적인 방법은 MIM 소자(4)의 단면을 도시하는 제27(a)도 내지 제27(d)도를 참조하여 기술한다.

먼저, Ta 박막은 유리 등으로 만들어진 소자 기판(2)의 표면(2a) 상에 스퍼터링법에 의해 피착된 다음 포토리소그래피법에 의해 패턴되어, 신호 라인(5) 및 하부전극(5a)를 형성한다(제27(a)도).

다음에, TaO_X로 만들어진 절연막(8)은 양극 산화법 등에 의해 Ta 박막 상에 형성된다(제27(b)도).

후속적으로, Ti 등으로 만들어진 박막은 기판(2) 위에 형성되어, 상부 전극(6)용 패턴을 형성한다(제27(c)도).

마지막으로, 인듐-주석-산화물(ITO)와 같은 투명 도전 재료로 만들어진 박막은 그 위에 더 형성된 다음 포토리소그래피법에 의해 패턴되어, 픽셀 전극(7)을 형성한다(제27(d)도).

그러한 구성에서, 절연막(8)은 비선형 저항 특성을 나타내고 MIM 소자(4)는 하부 전극(5a), 절연막(8) 및 상부 전극(6)이 적층되는 곳의 사이트에 형성된다.

제26도에 도시된 바와 같이, 액정 분자(14)의 배향을 제어하기 위해서, 배향막(10)(예를 들면, 폴리이미드막)은 각각의 픽셀에 대해 MIM 소자(4)가 위에 형성되어 있는 유리 기판(소자 기판)(2) 상에 형성되고, 배향막(10)은 러빙 처리된다.

반면에, 배향막(11)은 또한 표면(3a)상에 형성된 대향 전극(9)를 갖는 대향기판(3) 위에 형성된다. 배향막(11)은 소자 기판(2)의 배향막(10)의 러빙 방향과 수직 방향으로 러빙 처리된다.

소자 기판(2) 및 대향 기판(3)은 배향막(10 및 11)이 서로 마주보고 그 사이에 약 10㎛의 갭이 제공되도록 시일 부재(17)을 통해 서로 부착된다(제23도 참조). 다음에, 액정 재료는 갭 내에 주입된 다음 시일링되어, 액정 셀을 형성한다.

마지막으로, 제26도에 도시된 바와 같이, 편광판(12)의 편광축이 편광판(13)의 편광축에 수직이 되도록 편광판(12 및 13)은 액정 셀의 외부면에(즉, 각각 소자 기판(2)의 외부면 및 대향 기판(3)의 외부면 상에)배치되어, 액정 표시 장치(1)을 완성한다. 여기에서, 편광판(12)로서는 반사판을 갖는 편광판이 사용된다.

그러나, 투과형 편광판이 편광판(12)로서 소자 기판(2)의 외부면에 부착되고 백라이트가 제공되는 경우, 투과형 액정 표시 장치가 얻어질 수 있다. 더구나, 마이크로 컬러 필터층이 대향 기판(3) 상에 제공되는 경우, 컬러 표시가 행해질 수 있다.

여기에서, 반사형 액정 표시 장치(1)은 입사광을 외부에 반사시키므로써 표시를 행할 수 있다. 백 라이트는 불필요하기 때문에, 그러한 액정 표시 장치는 포터블 정보 터미널 유닛용 표시 장치로서 광범위하게 사용될 것으로 예상된다. 소위, “페이퍼 화이트”형 브라이트 이미지의 표시를 가능케 하는 고해상도 대용량 반사형 액정 표시 장치는 특별히 포터블 정보 터미널 유닛용의 표시 장치로서 적절하다.

그러나, 반사형 액정 표시 장치(1)에서, 입사광이 편광판(13)에 의해 흡수되기 때문에, 이의 반사율은 일반적으로 약 50% 또는 그 이하로 감소된다. 따라서, 그러한 액정 표시 장치에 의해 실현된 밝기는 불만족스럽다.

그러한 문제점을 해결하기 위해서는, 편광판을 사용하지 않고도 전체 입사광이 효율적으로 이용되는 표시 모드에서 동작하는 액정 표시 장치가 제안되어 왔다. 그러한 액정 표시 장치는 예를 들어, 게이트 호스트(GH) 모드에서 동작하는 상전이형 액정 표시 장치를 포함한다.

제28도는 GH 모드로 동작하는 상전이형 액정 표시 장치의 소자 기판(2)를 도시하는 평면도이다. 제29도는 GH 모드로 동작하는 상전이형 액정 표시 장치의 대향기판(3)을 도시하는 평면도이다. 제30도는 제28도에 도시된 라인 C-C'를 따라 절취된 액정 표시 장치의 단면도이다.

주지해야 할 것은 액정 표시 장치의 기본 평면형 구성이 제23도에 도시된 것과 유사하다는 것이다. 이러한 액정 표시 장치가 또한 유사한 H-VGA 배치를 갖기 때문에, 이의 평면도는 도시되지 않는다. 그러나, 액정 표시 장치에서, 시안용 마이크로 컬러 필터(18a) 및 레드용 마이크로 컬러 필터(18b)는 컬러 표시를 행하기 위해 대향 기판(3) 상에 체커보드 패턴으로 교대로 제공된다. 따라서, 이러한 형태의 액정 표시 장치에 필요한 소자 단자의 수는 반사형 액정 표시 장치의 수보다 2배 크게 된다: 즉, 480 × 2 = 960.

이러한 액정 표시 장치에서, 픽셀 전극(7)은 또한 반사판으로서 기능한다. 액정 표시 장치의 휘도 및 콘트라스트비를 향사시키기 위해서, 픽셀 전극(7)은 평평하지 않은 부분(즉, 제28도에서 실선으로 표시된 다양한 사이즈의 원형)이 위에 형성되어 있는 유기 절연층(19)의 상부면에 형성된다. 그 결과, 픽셀 전극(7)의 상부면은 반사율이 높은 확산 반사면이 된다. 즉, 제23도에 도시된 종래의 반사형 액정 표시 장치 내의 액정 셀의 외부면에 형성된 반사판은 GH 모드 액정 표시 장치 내의 액정 셀 내부에 형성된다. 반사판으로서 기능하는 픽셀 전극은 알루미늄(Al) 등으로 만들어진다.

더욱이, MIM 소자(4)의 상부 전극(6)은 유기 절연층(19)를 통해 제공된 홀(20)을 통해 대응하는 픽셀 전극(7)에 전기적으로 접속된다.

표시의 ON/OFF 상태는 픽셀 전극(7)과 대향 전극(9) 사이의 갭에 전압을 인가함에 따라, 2색성 색소를 갖는 게스트 호스트 액정 분자의 배향 상태를 제어하므로써 스위칭된다. 제30도에 도시된 바와 같이, 2색성 색소 분자(21)은 액정 분자(22)와 정렬되는 경향이 있다. 따라서, 전압이 액정층에 인가되면, 액정 분자(22)와 2색성 색소 분자(21)은 기판의 내면에 거의 수직 방향으로 배열되어, 상기 대향 기판(3)으로부터의 입사광이 2색성 색소 내에 흡수되지 않고 액정층을 통해 통과되고, 반사판으로서 기능하는 픽셀 전극(7)에 의해 반사되며, 액정층을 다시 통과한 다음, 외부로 방출된다. 반면에, 전압이 액정층에 인가되지 않으면, 액정 분자(22)와 2색성 색소 분자(21)은 불규칙하게 배열되어, 입사광이 2색성 색소 분자(21)에 의해 흡수되어 차단된다. 브라이트 표시(화이트 표시) 또는 다크 표시(블랙 표시)는 각각 입사광을 선택적으로 반사 또는 차단시키므로써 실현되기 때문에, 브라이트 이미지는 편광판을 사용하지 않고도 표시될 수 있다.

상전이형 액정 표시 장치의 기본 등가 회로는 제23도에 도시된 반사형 액정 표시 장치의 것과 유사하다. 따라서, 상전이형 액정 표시 장치는 또한, MIM 소자에 대한 액정층의 용량비가 적절한 값(약 10:1)이 되도록 설계된다.

제31(a)도는 그러한 MIM 소자를 사용하는 액정 표시 장치의 한 픽셀에 대응하는 등가 회로도이다. MIM 소자는 비선형 저항 R_MIM및 용량 C_MIM에 의해 형성된 병렬 회로로서 표시되는 반면, 액정층 저항 R_LC및 용량 C_LC에 의해 형성된 병렬 회로로서 표시한다.

제31(b)도 내지 제31(e)도는 구동 신호의 기본 파형 및 액정층에 인가된 전압 변화를 시간 경과에 따라 도시한다.

진폭 V_P를 갖는 선택 파형은 사이클 T가 제31(b)도에 도시된 바와 같이 경과될 때마다 시간 주기 T_ON동안 주사선(대향 전극)에 인가되고, 액정층의 표시 상태를 결정하는 데이터 신호는 제31(c)도에 도시된 바와 같이 신호 라인(하부 전극)에 인가되는 것으로 가정된다. 그 다음, 실제 인가된 전압의 파형은 제31(b)도 및 제31(c)도에 도시된 파형을 결합하므로써 얻어진다. 결국, 실제 인가된 전압의 파형은 제31(d)도에 도시된 파형으로 된다.

일반적으로, 액정 분자의 신뢰성을 유지하기 위해서, 교류 구동은 인가될 전압의 극성을 교호적으로 반전시키므로써 수행된다.

선택 전압이 주사선(대향 전극)에 인가된다고 가정하면, 선택된 픽셀에 인가된 전압(V_P±V_D)은 용량 분할되고, MIM 소자에 인가된 전압 V_MIM은 다음과 같이 주어진다:

MIM 소자의 용량 C_MIM이 충분히 작게 설명되면 (즉, C_MIM〈〈 C_LC), 거의 대부분의 전압은 MIM 소자에 인가된다. MIM 소자가 비선형 전류-전압 특성을 가지기 때문에(즉, 인가된 전압이 높을 때 소자의 저항이 작아짐), MIM 소자는 턴온되어, 표시 상태에 대응하는 전하는 액정층의 용량 C_LC에 기입된다.

그러한 선택 시간 T_ON이 선택 파형의 하강 에지에서 종료되면, C_LC및 C_MIM은 용량 결합되어, 액정층에 인가된 전압 V_LC가 후에 기술될 차이 ΔV 만큼 급감된다(제31(e)도 참조). 그 결과, 전압 V_LC는 다음 선택 시간이 시작될 때까지 MIM 소자의 OFF 저항을 통해 계속 방전된다.

표시는 이후에도 유사한 신호 파형을 반복적으로 인가함으로써 수행된다. 이러한 표시 주기 동안, MIM 소자의 용량 C_MIM에 대한 액정층의 용량 C_LC의 용량비 C_LC/C_MIM은 가능한 큰 것이 바람직하다. 그 이유는 비율값이 작은 경우, 충분한 양의 전압이 선택 시간 동안 MIM 소자에 인가될 수 없어, 소자가 완전히 턴온 될 수 없기 때문이다. 더구나, 액정층에 인가된 전압의 급감 ΔV가 선택 파형의 하강 에지에서 더 커지기 때문에, 액정층에 인가된 실효 전압이 감소되는 등의 문제가 추가적으로 생긴다. 따라서 만족스런 이미지를 표시하기 위해서는 약 10의 표준 용량비 C_LC/C_MIM을 보장하는 것이 바람직하다.

더구나, 용량비 C_LC/C_MIM이 각 픽셀들에서 다르게 되면, 표시된 이미지는 반대로 불균일하게 된다. 따라서, MIM 소자의 용량 변화를 무시할 필요가 있다. 비선형성의 박막 절연막이 양극 산화법에 의해 형성되면, 만족할 정도로 균일한 마무리 두께를 갖는 절연막이 얻어질 수 있다. 따라서, 이러한 경우, MIM 소자의 용량 변화는 사실상 각 소자의 마무리 면적에 좌우된다. 결국, 이미지가 불균일하게 표시되는 것을 방지하기 위해서, 균일한 사이즈의 소자를 제조하는 것이 중요하다.

제32도는 MIM 소자의 용량 C_MIM에 대한 액정층의 용량 C_LC의 용량비(이후, 간단하게 용량비 C_LC/C_MIM로 인용)와 액정 표시 장치의 콘트라스트비 간의 관계를 나타내는 그래프이다. GH 모드로 동작하는 상전이형 반사형 액정 표시 장치의 특성을 측정하므로써 얻어진 예시적 결과는 제32도에 도시된다. 약 5.98, 약 7.82, 약 10.84, 약12.88 및 약21.68의 다양한 용량비를 갖는 액정 표시 장치는 픽셀의 전극면적(즉, 액정층의 용량)을 일정하게 설정하면서 소자의 사이즈(또는 면적)을 의도적으로 변화시키므로써 모델링된다.

콘트라스트비는 용량비 C_LC/C_MIM이 약 10일 때 포화되고, 용량비 C_LC/C_MIM이 작아질 때 저하하는 경향이 있다. 콘트라스트비의 저하는 용량비 C_LC/C_MIM이 약 8보다 작을 때 특히 현저해진다. 따라서, 약 8이상, 더 양호하게는 약 10의 용량비 C_LC/C_MIM을 보장하는 것이 바람직하다.

더욱이, 용량비 C_LC/C_MIM이 작아지면, 소자는 구동 전압이 높게 설정되지 않는 한 충분히 턴온될 수 없다. 따라서, 구동 LSI의 내압(voltage tightness) 및 전력 소모면에서, 낮은 구동 전압이 바람직하다. 결국, 용량비 C_LC/C_MIM는 큰 것이 양호하다.

이러한 경우, MIM 소자(4)의 절연막(8)의 두께는 약 40nm 내지 약 70nm이므로, 절연막(8)은 낮은 내압을 가지며, 제조 공정 동안 발생되는 정전기에 의해 절연 파괴가 초래된다. 그 결과, MIM 소자(4)의 상부 및 하부 전극이 단락되어 MIM 소자(4)는 더 이상 명목상 스위칭 소자로서 작용하지 않게 된다. 이와 같이 단락된 MIM 소자를 포함하는 픽셀은 스크린 상에서 포인트 결함(point defect)으로 나타나기 때문에, 액정 표시 장치의 표시 선명도가 저하되고 액정 표시 장치의 수율도 불리하게 감소한다.

고 선명도의 대용량 액정 표시 장치는 특히 이동 정보 유닛에 필요한 것이다. 따라서, 이러한 액정 표시 장치에 필요로 되는 픽셀 또는 소자의 개수는 필연적으로 증가하게 된다. 더욱이, 컬러 표시를 행할 경우에는, 흑백 표시에 사용되는 픽셀의 수와 동일한 개수를 사용하더라도, 소자의 수는 마이크로 컬러 필터층이 추가로 제공되기 때문에 더욱 증가된다.

또한, 마이크로 컬러 필터층이 제공되면, 포인트 결함이 착색된 점으로서 표시된다. 그 결과, 포인트 결함이 더욱 뚜렷해져 표시 선명도가 불합리하게 감소한다. 그러므로, 이러한 포인트 결함을 억제시키는 것이 바람직하다.

정전기의 발생을 방지시키기 위한 여러 방법들이 실시되고 있다. 예를들어, 제조 공정 동안의 습기를 모니터하고 오퍼레이터를 위한 장수(ground)나 이온화 장치(ionizer)를 제공하여, 액정 표시 장치의 제조 동안의 환경을 제어하고 있다. 그러나, 현재로서는 MIM 소자의 절연 파괴를 완전히 방지시키는 것은 불가능하다.

이러한 상황들을 고려하여, MIM 소자의 내압 자체를 개선시키는 방법도 또한 실시되고 있다. 절연막(8)의 두께를 중가시키면, 그 내압은 확실히 개선시킬 수 있다. 그러나, 이러한 경우, 스위칭 소자의 특성이 저하되어 그 전류-전압 특성이 급작스럽게 저하된다. 따라서, 절연체의 두께를 증가시키는 대신에 소자의 구조를 재검사하였다.

일반적으로 MIM 소자에서, 절연 파괴는 전계가 하부 전극의 에칭 에지 상에 위치된 절연체에 집중되기 쉽거나 또는 다른 절연체는 이 절연체가 형성될 때 불량한 스텝 커버리지를 갖기 때문에 절연 파괴가 발생하기 쉽다. 통상적인 구조를 갖는 MIM 소자에 있어서는, 하부 전극의 평판부 상에 위치한 절연체 뿐만 아니라 에칭 에지 상에 위치한 절연체도 본질적으로 MIM 소자의 절연체로서 사용된다. 따라서, MIM 소자 자체의 절연 파괴가 쉽사리 발생된다. 하부 전극의 주변을 따라 발생되는 이러한 절연 파괴에 의해 액정 표시 장치 상에, 표시되는 이미지에 결함이 발생하게 된다.

따라서, 절연 파괴가 쉽사리 발생되는 하부 전극의 에칭 에지 상의 절연체를 절연 특성을 갖는 중간층으로 피복시키는 것이 또한 제안되었다. 이러한 방법에 따르면, MIM 소자의 절연체로서 하부 전극의 평판부 상의 절연체만을 사용함으로써 소자의 절연 파괴가 감소된다. 이러한 종류의 MIM 소자는 예를들어, 일본 공개 특허공보 제 1-270027, 3-160420, 4-367827, 및 5-119353호에 공지되어 있다.

일반적으로, 이러한 중간 절연체를 갖는 MIM 소자는 하부 전극을 형성하는 단계와, 비선형성을 갖는 절연체(제1 절연체)를 형성하는 단계와, 중간 절연체(제2 절연체)을 형성하는 단계와, 상부 전극을 형성하는 단계를 행함으로써 제조된다. 상부 전극 및 하부 전극이 중간 절연체층의 일부에 제공된 개구 형상의 홀(접촉 홀)을 통해 비선형성을 갖는 절연체에 연결되는 소위 “상단 접촉 구조”를 사용한다.

제33(a)도는 이러한 중간 절연층을 통해 접촉 홀이 제공되는 MIM 소자를 나타내는 평면도이다. 제33(b)도 내지 제33(d)도는 제33(a)도에서 도시된 D-D'선을 따라 절취한 여러 구조를 갖는 소자 기판에 대한 단면도이다. 단면은 소자의 제조 방법에 따라 여러 적층 구조 중 임의의 것일 수 있다. 어느 경우에서라도, 단면은 하부 전극(5a)의 에칭 에지가 소자의 일부로서 사용되지 않는다는 특성이 있다.

예를들어, 제33(b)도에서 도시된 소자는 다음의 공정 단계를 행함으로써 제조될 수 있다.

우선, 하부 전극(5a)은 소자 기판(2) 상에 형성된 후 하부 전극(5a)의 표면을 양극 산화시킴으로써 비선형성을 갖는 절연체(8)가 피착된다.

다음에, 기판(2)의 표면 전체 상에 중간 절연층(24)을 피착시키고 나서 절연층(24)을 통해 접촉 홀이 될 홀(23)을 제공한다. 일반적으로, 중간 절연층(24)은 종종 금속 산화물 또는 금속 질화물로 제조된다. 중간 절연층(24)은 저온에서 피착될 필요성이 있다는 것에 주목해야 한다. 이것은 이전에 피착된 절연체(8)가 중간 절연층(24)을 피착하는 열 처리 동안 고온에 노출되면, 생선된 MIM 소자의 특성이 불합리하게 저하되기 때문이다.

접촉 홀(23)을 제공한 후에, 중간 절연층(24)상에 상부 전극(6)을 형성함으로써 MIM 소자가 형성된다. 다음에는 그 위에 픽셀 전극(7)을 형성하여 상부 전극(6)에 연결시킨다. 그 결과, MIM 소자는 하부 전극(5a), 절연체(8) 및 상부 전극(6)으로 형성된다. 소자의 면적은 접촉 홀(23)의 면적과 동일하다.

이러한 경우, MIM 소자의 특성이 중간 절연층(24)을 피착시킬 때 가하는 열로 인해 저하되는 것을 방지시키기 위해, 절연체(8) 및 중간 절연층(24)이 형성되는 순서를 반대로 할 수 있다.

예를들어, 제33(c)도에서 도시된 소자는 다음의 공정 단계를 행함으로써 제조할 수 있다.

우선, 소자 기판(2)의 표면 상에 하부 전극(5a)을 형성하고, 소자 기판(2)의 표면 상에 중간 절연층(24)을 피착시키고, 중간 절연층(24)을 통해 접촉 홀이 될 홀(23)을 제공한다. 다음에, 중간 절연층(24)의 표면 상에 스퍼터링 방법 등에 의해 비선형성을 갖는 절연체(8)를 피착시킨 후 소정의 형상으로 패턴 형성시킨다. 또한, 중간 절연층(24)을 형성하기 전에 절연체(8)를 형성하는 방법과 동일한 방법으로 상부 전극(6) 및 픽셀 전극(7)을 형성한다.

이와 같이 얻어진 제33(c)도의 MIM 소자에서, 소자의 면적은 접촉 홀(23)의 면적과 동일하다.

그러나, 절연체(8)를 스퍼터링 방법에 의해 피착시키는 경우, 핀(pin) 홀이 발생되기 쉽다. 또한, 절연체(8)의 두께가 일정하기 않기 때문에, 소자의 용량이 불합리하게 변화된다. 따라서, 비선형성을 갖는 절연체(8)를 제33(c)도에서 도시된 MIM 소자를 제조하는 공정에서 사용되는 방법과는 다른 방법에 의해 피착시키면, 절연체(8)의 두께를 보다 균일하게 만들 수 있다. 예를들어, 양극 산화 방법, 열 산화 방법 등을 스퍼터링 방법을 대신하여 사용할 수 있다. 이러한 경우, 접촉 홀(23)에 대응하는 하부 전극(5a)의 표면에 일부 상에만 절연체(8)가 피착되므로, MIM 소자의 단면은 제33(d)도에서 도시된 구조를 갖는다.

상술된 바와 같이, 접촉 홀을 이용하는 MIM 소자는 절연 파괴가 발생하기 쉬운 하부 전극의 에칭 에지를 소자의 일부로서 사용하지 않으므로, 절연 파괴의 가능성을 억제시킬 수 있다. 따라서, 이러한 구조는 결함을 처리하는 데에도 효과적으로 적용시킬 수 있다.

본 발명에 따르면, 액정 표시 장치가 제공된다. 이 액정 표시 장치는 한 쌍의 기판과, 상기 한 쌍의 기판 사이에 샌드위치되어 있는 액정층과, 상기 한 쌍의 기판 중 적어도 하나의 액정층에 대향하는 표면 상에 매트릭스형으로 배열되어 있는 다수의 픽셀 전극과, 다수의 신호 라인과, 다수의 2-단자 비선형 소자를 포함하며, 상기 다수의 2-단자 비선형 소자는 상기 다수의 2-단자 비선형 소자 각각이 각 2-단자 비선형 소자에 관련되는 픽셀 전극 중 하나와 각 2-단자 비선형 소자에 관련 되는 신호 라인 중 하나에 결합되도록 형성되어 있다. 액정 표시 장치에 있어서, 2-단자 비선형 소자는 관련 신호 라인에 연결된 하부 전극과, 하부 전극을 피복하도록 형성된 절연체와, 관련된 픽셀 전극에 연결된 상부 전극을 포함하며, 상기 절연체는 비선형성을 나타내는 제1 절연막과, 하부 전극의 에칭 에지를 피복하도록 형성되며 2-단자 비선형 소자의 크기가 제2 절연막의 슬릿(silt)의 홀 폭과 상부 전극의 라인폭에 의해 정해지도록 상부 전극을 제1 절연막에 전기 접속시키는 슬릿을 갖는 제2 절연막을 포함한다.

일 실시예에서, 2-단자 비선형 소자의 하부 전극은 관련 신호 라인의 일부가 되며, 2-단자 비선형 소자는 관련된 신호 라인 상에 바로 형성된다.

본 발명의 다른 특징에 따르면, 한 쌍의 기판과, 상기 한쌍의 기판 사이에 샌드위치되어 있는 액정층을 포함한 액정 표시 장치를 제조하는 방법에 제공된다. 액정 표시 장치에 있어서, 다수의 픽셀 전극은 한 쌍의 기판 중 적어도 하나의 액정층에 대향하는 표면 상에 매트릭스형으로 배열되어 있으며, 다수의 신호 라인 및 다수의 2-단자 비선형 소자는 다수의 2-단자 비선형 소자 각각이 각 2-단자 비선형 소자에 관련되는 픽셀 전극 중 하나와 각 2-단자 비선형 소자에 관련되는 신호 라인 중 하나에 결합되도록 형성되어 있다. 각각의 2-단자 비선형 소자를 형성하는 공정은 관련된 신호 라인에 연결된 하부 전극을 형성하는 단계와, 하부 전극의 상부 표면 상에 선형으로 형성된 하부 전극과 평행이 되도록 형성되어진 슬릿을 가지며 선형으로 에칭되어 있는 하부 전극의 양 에지 모두를 피복하도록 형성되는 제2 절연막을 하부 전극 상에 형성하는 단계와, 하부 전극의 적어도 상부 표면을 양극 산화시킴으로써 비선형성을 갖는 제1 절연막을 형성하는 단계와, 제2 절연막의 슬릿을 직각으로 가로지르도록 상부 전극을 선형으로 형성하는 단계를 포함한다.

일 실시예에 있어서, 제2 절연막은 규소 질화물로 제조되며, 하부 전극의 상부 표면을 양극 산화시키는 포밍 전압은 약 20V 내지 약 35V의 범위 내로 설정된다.

다른 실시예에 있어서, 하부 전극, 비선형성을 갖는 제1 절연막 및 상부 전극에 의해 형성된 용량 C_MIM과 하부 전극, 제2 절연막 및 상부 전극에 의해 형성된 용량 C_add간의 관계는 C_add≤0.25 × C_MIM로 주어진다.

본 발명의 또 다른 특징에 따르면, 한 쌍의 기판과, 상기 한 쌍의 기판 사이에 샌드위치되어 있는 액정층을 포함하는 액정 표시 장치를 제조하는 방법에 제공된다. 액정 표시 장치에 있어서, 다수의 픽셀 전극은 한 쌍의 기판 중 적어도 하나의 액정층에 대향하는 표면 상에 매트릭스형으로 배열되어 있으며, 다수의 신호 라인 및 다수의 2-단자 비선형 소자는 다수의 2-단자 비선형 소자 각각이 각 2-단자 비선형 소자에 관련되는 픽셀 전극 중 하나와 각 2-단자 비선형 소자에 관련되는 신호 라인 중 하나에 결합되도록 형성되어 있다. 각각의 2-단자 비선형 소자를 형성하는 공정은 관련된 신호 라인에 연결된 하부 전극을 형성하는 단계와, 하부 전극의 적어도 상부 표면 상에 양극 산화 방법에 의해 비선형성을 갖는 제1 절연막을 형성하는 단계와, 선형으로 형성된 하부 전극과 평행이 되도록 하부 전극의 상부 표면 상에 형성되어진 슬릿을 가지며 제1 절연막의 비선형성에 악영향을 미치지 않는 정도의 온도로 형성되고 선형으로 에칭되어 있는 하부 전극의 양 에지 모두를 피복 하도록 피착되는 제2 절연막을 하부 전극의 상부 표면 상에 형성하는 단계와, 제2 절연막의 슬릿을 직각으로 가로지르도록 상부 전극을 선형으로 형성하는 단계를 포함한다.

일 실시예에 있어서, 하부 전극, 비선형성을 갖는 제1 절연막 및 상부 전극에 의해 형성된 용량 C_MIM과 하부 전극, 제1 절연막, 제2 절연막 및 상부 전극에 의해 형성된 용량 C_add간의 관계는 C_add≤0.25 × C_MIM로 주어진다.

다른 실시예에 있어서, 2-단자 비선형 소자의 제2 절연막은 금속 질화물이나 금속 산화물, 유기 절연막 또는 그 다층막으로 제조된 막이다.

또 다른 실시예에 있어서, 제2 절연막은 약 250℃ 또는 그 미만의 온도로 형성된다.

또 다른 실시예에 있어서, 제1 금속층, 비선형 저항 특성을 갖는 제1 절연막, 절연 특성을 갖는 제2 절연막 및 제2 금속층을 포함하는 다층 구조를 갖는 스위칭 소자가 제공되며, 상기 제1 금속층과 제2 금속층은 제1 절연막을 통해 스위칭 소자의 측에서 중첩하고 있다. 스위칭 소자에서, 제2 절연막은 제1 금속층의 패턴 주변부를 피복하도록 형성되며, 제1 금속층의 패턴 주변부와 제2 절연막의 패턴 주변부사이의 교차부에서 스위칭 소자의 측까지 제1 금속층의 패턴 주변부를 따르는 거리는 제2 절연막을 에칭할 때 제1 금속층의 패턴 주변부를 따라 교차부에서 스위칭 소자의 측내로 에천트를 침투시키는 거리보다 길다.

일 실시예에 있어서, 제1 금속층의 패턴 주변부와 제2 절연막의 패턴 주변부 사이의 교차부에서 스위칭 소자의 측까지 제1 금속층의 패턴 주변부를 따르는 거리는 약 5㎛이거나 그 보다 길다.

다른 실시예에 있어서, 제1 금속층의 패턴 주변부와 제2 절연막의 패턴 주변부 사이의 교차부에서 스위칭 소자의 측까지 제1 금속층의 패턴 주변부에는 불균일한 부분이 형성된다.

다른 실시예에 있어서, 제2 절연막과 중첩하는 제1 금속층의 패턴 주변부의 에지에서의 테이퍼 각은 약 20도 내지 약 80도 사이의 범위 내에 속한다.

또 다른 실시예에 있어서, 제2 절연막과 중첩하는 제1 절연막의 패턴 주변부의 에지에서의 테이퍼 각은 약 20도 내지 약 80도 사이의 범위 내에 속한다.

또 다른 실시예에 있어서, 제2 절연막의 막 두께는 약 1000Å 내지 약 3000Å의 범위 내에 속한다.

이후, 본 발명에 의해 달성되는 효과 또는 작용에 대해 기술하고자 한다.

본 발명의 액정 표시 장치에 있어서, 하부 전극의 에칭 에지를 소자의 일부로서 사용하지 않는 소자 구조를 사용함으로써, 소자 구조에서 불가피하게 유발될 수 있으며 MIM 소자의 용량에 대한 액정층의 용량비를 불합리하게 감소시키는 부가 용량을 최소환시킨 MIM 소자를 얻을 수 있다. 따라서, 소자의 크기가 소형이더라도, 적당한 용량비를 쉽사리 보증할 수 있어 접속 결함을 감소시킨 MIM 소자를 얻을 수 있다.

따라서, 포인트 결함을 억제시키도록 특별히 설계된 소자 구조는 감소된 픽셀 피치를 갖는 대용량 액정 표시 장치에도 적용시킬 수 있다. 그 결과, 포인트 결함이 최소화된 액정 표시 장치를 제공할 수 있다.

이와 같이, 상술된 본 발명에 의하면, 포인트 결함의 발생을 억제시킬 수 있으며 부가의 용량을 최소화시키며 제조 공정 동안 에천트에 의한 부식을 방지시키는 스위칭 소자와, 이러한 스위칭 소자를 포함하는 액정 표시 장치 및 이러한 액정 표시 장치를 제조하는 방법을 제공할 수 있다.

본 발명의 상기 및 다른 효과들은 본 기술 분야에 숙련자들은 첨부된 도면을 참조하면서 다음의 상세한 기술로부터 확실하게 이해할 수 있을 것이다.

제1도는 본 발명의 제1 실시예에 있어서 액정 표시 장치의 소자 기판의 평면도.

제2도는 MIM 소자의 부근에서 제1도에서 도시된 소자 기판의 일부를 도시하는 평면도.

제3(a)도는 제1도에서 도시된 E-E'선을 따라 절취한, 제1 실시예의 액정 표시 장치의 소자 기판에 대한 도면도.

제3(b)도는 제1도에서 도시된 F-F'선을 따라 절취한 소자 기판에 대한 단면도.

제4(a)도 내지 제4(e)도는 제1도에서 도시된 소자 기판을 제조하는 공정 단계를 예시하는 단면도.

제5(a)도 내지 제5(c)도는 본 발명의 액정 표시 장치의 변형을 도시하는 평면도.

제6도는 스테퍼 노출을 간략히 예시하는 투시도.

제7(a)도 내지 제7(c)도는 상이한 완성 크기를 갖는 MIM 소자의 예시 분포를 나타내는 다이어그램.

제8(a)도 및 제8(b)도는 본 발명의 제2 실시예에 있어서 액정 표시 장치의 소자 기판에 대한 단면도.

제9(a)도 내지 제9(e)도는 제8(a)도 및 제8(b)도에서 도시된 소자 기판을 제조하는 공정 단계를 예시하는 단면도.

제10도는 본 발명의 제3 실시예에 있어서 액정 표시 장치의 소자 기판에 대한 평면도.

제11(a)도 제10도에서 도시된 H-H'선을 따라 절취한 제3 실시예의 액정 표시 장치의 소자 기판에 대한 단면도.

제11(b)도는 제10도에서 도시된 I-I'선을 따라 절취한 소자 기판에 대한 단면도.

제12(a)도는 본 발명의 제4 실시예의 스위칭 소자를 나타내는 평면도.

제12(b)도는 제12(a)도에서 도시된 A-A선을 따라 절취한 스위칭 소자의 단면도.

제13도는 예시적인 스위칭 소자를 나타내는 평면도.

제14도는 제13도에서 도시된 F-F선을 따라 절취한 스위칭 소자의 단면도.

제15도는 다른 예시적인 스위칭 소자를 나타내는 평면도.

제16도는 제15도에서 도시된 G-G선을 따라 절취한 스위칭 소자의 단면도.

제17도는 본 발명의 제5 실시예에 있어서의 스위칭 소자를 나타내는 평면도.

제18도는 제17도에서 도시된 B-B선을 따라 절취한 스위칭 소자의 단면도.

제19도는 본 발명의 제6 실시예에 있어서의 스위칭 소자를 나타내는 평면도.

제20도는 제19도에서 도시된 C-C선을 따라 절취한 스위칭 소자의 단면도.

제21도는 본 발명의 제7 실시예에 있어서의 스위칭 소자를 나타내는 평면도.

제22도는 제21도에서 도시된 D-D선을 따라 절취한 스위칭 소자의 단면도.

제23도는 종래의 액정 표시 장치에 대한 평면도.

제24도는 종래의 액정 표시 장치의 MIM 소자를 포함하는 소자 기판에 대한 평면도.

제25도는 제24도에서 도시된 소자 기판과 마주하는 대향 기판에 대한 평면도.

제26도는 제24도에서 도시된 B-B'선을 따라 절취한 MIM 소자를 포함하는 종래의 액정 표시 장치에 대한 단면도.

제27(a)도 내지 제27(d)도는 제24도에서 도시된 소자 기판을 제조하는 공정 단계를 예시하는 단면도.

제28도는 MIM 소자를 스위칭 소자로서 사용하는 반사형 컬러 액정 표시 장치의 소자 기판을 나타내는 평면도.

제29도는 제28도에서 도시된 반사형 컬러 액정 표시 장치의 대향 기판에 대한 평면도.

제30도는 제28도에서 도시된 C-C'선을 따라 절취한 반사형 컬러 액정 표시 장치에 대한 단면도.

제31(a)도는 MIM 소자를 포함하는 액정 표시 장치의 한 픽셀에 대한 등가 회로 다이어그램.

제31(b)도 및 제31(c)도는 소자 단자와 대향 단자 각각에 인가되는 전압에 대한 예시적인 파형도.

제31(d)도는 제31(b)도 및 제31(c)도에서 도시된 파형을 결합시켜 얻어진 구동 파형의 예시도.

제31(e)도는 시간이 경과함에 따라 제31(d)도에서 도시된 구동 파형에 따라 액정층에 인가되는 전압에서의 변화를 도시한 도면.

제32도는 액정층의 용량 C_LC대 MIM 소자의 용량 C_MIM의 비와 액정 표시 장치의 콘트라스트 비 간의 관계를 나타내는 그래프.

제33(a)도는 접촉 홀을 갖는 MIM 소자를 포함하는 종래의 소자 기판에 대한 평면도.

제33(b)도 내지 제33(d)도는 제33(a)도에서 도시된 D-D'선을 따라 절취한 여러 구조를 갖는 소자 기판에 대한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 액정 표시 장치 2 : 소자 기판

3 : 대향 기판 4 : MIM 소자

5 : 신호 라인 7 : 픽셀 전극

8 : 절연막 9 : 대향 전극

10,11 : 배향막 12,13 : 편광판

14,22 : 액정 분자 15 : 소자 단자

16 : 대향 단자 17 : 시일 부재

19 : 유기 절연층 20,23 : 홀

21 : 2색성 색소 분자 24 : 중간 절연층

25 : 슬릿 26 : 레티클 블라인드

27 : 광학 미러 28 : 콘덴서 렌즈

29 : 레티클 30 : 투영 렌즈

31 : 유리 기판 118,128,218,228 : 스위칭 소자

본 발명의 바람직한 실시예를 기술하기 전에, 종래 스위칭 소자에서 불합리하게 발생되었던 부가 용량의 존재 및 용량비의 감소에 관련된 문제에 대해 기술하고자 한다.

상술된 바와 같이, 이동 정보 유닛에 적용할 수 있는 액정 표시 장치는 소형 스크린 내에서 대용량 표시를 행할 필요가 있으므로, 픽셀 피치도 당연히 감소될 필요가 있다. 따라서, 픽셀 당 용량도 또한 감소된다.

상술한 바와 같이 용량비 C_LC/C_MIM을 약 10으로 확보할 필요가 있기 때문에, 필연적으로 각 MIM 소자의 크기(또는 용량)를 감소시켜야 한다. 어떤 경우에는, 노광상의 한계 또는 약 수 ㎛의 크기와 거의 일치하는 크기가 요구된다.

이러한 최소 크기가 접촉 홀을 포함하는 MIM 소자에 필요한 경우가 이하 설명된다.

종래에는, 접촉 홀의 설계시 하부 전극, 접촉 홀, 및 상부 전극의 패턴이 정렬 되지 않고 이들 전극의 선폭이 과도 에칭에 의해 감소되는 경우에 비추어서, 하부 전극과 상부 전극의 선폭이 접촉 홀의 크기보다 더 커지도록 노광 마스크를 제조한다.

상술한 바와 같이, 용량비 C_LC/C_MIM가 중요하기 때문에, 소자의 크기(또는 용량)를 크게 하는 것을 방지해야 한다. 그러나, 종래의 구조를 갖는 MIM 소자에서는, 하부 전극(5a), 절연체(8) 및 상부 전극(6)으로 형성된 소자의 용량에 부가하여 제33(a)도에서 나타낸 해치부 E에서 부가의 용량이 더 발생하게 된다. 이 부가의 용량은 접촉 홀을 설치하는 경우, 불가피하게 발생하게 되므로 완전히 제거될 수는 없다.

소자가 제33(b)도와 제33(c)도에서 나타낸 것과 같은 단면을 갖는 경우, 이 부가의 커패시터는 하부 전극(5a), 절연체(8), 중간 절연체(24) 및 상부 전극(6)으로 형성된다. 한편, 소자가 제33(d)도에서 나타낸 단면과 같은 단면을 갖는 경우, 이 커패시터는 하부 전극(5a), 중간 절연체(24) 및 상부 전극(6)으로 형성된다.

이 커패시터가 다이오드로 기능하지 않아도, 본래의 소자 커패시터 C_MIM과 평행하게 접속된 커패시터 C_add이다. 결과적으로, 소자의 전용량은 제31(a)도에서 나타낸 등가 회로도에서의 파선으로 나타낸 바와 같이 반대로 증가하게 된다. 따라서, 용량비 C_LC/C_MIM은 바람직하지 않게도 감소하게 된다.

이하에서는, 특정예의 용량비 C_LC/C_MIM의 저하가 계산을 통해 설명된다. 다음의 예시적인 수치가 사용된다.

소자 구조: 제33(d)

하부 전극(5a)의 최종 선폭: 약 10㎛

상부 전극(6)의 최종 선폭: 약 10㎛

관통구(23)(소자)의 최종 면적: 약 4㎛×4㎛

절연체(8)(Ta₂O₅)의 막 두께(DT_a2O5) 및 비유전률(ξ_Si3N4): 약 60nm, 약20

중간 절연체(24)(Si₃N₄)의 막 두께(d_Si3N4) 및 비유전률(ξ_Si3N4): 약 300nm, 약8

이들 수치가 사용될 때, MIM 소자의 본래 면적 S_MIM은 16㎛²가 되고 부가 커패시터의 면적 S_add(제33(a)도에서 나타낸 사선부 E)은: 10×10-16=84㎛²이다.

용량 C는 면적 S와 비유전률 ξ의 곱을 막 두께 d로 나누어 취득된 지수에 비례하기 때문에, C_add와 C_MIM사이의 관계가 다음의 식으로 유도될 수 있다.

즉, 부가의 용량 C_add는 소자의 본래 용량 C_MIM의 약 42%가 된다. 따라서, 용량비 C_LC/C_MIM의 초기치(=10)가 약 7.04(≒10(1+0.42))로 감소되는 것을 알 수 있다. 픽셀 피치가 적고 용량비 C_LC/C_MIM가 10보다 적은 경우, 이 부가 용량의 존재는 더욱 중요하게 된다.

결과적으로, 선택 파형이 임의의 소자(또는 픽셀)에 적용될 때에도, 소자는 충분히 턴온되고 콘트라스트비는 감소하여 버리는 문제가 있다.

더욱이, 접촉 홀의 크기가 작기 때문에, 어떤 경우에는 패턴이 만족스럽게 형성될 수 없다. 결과적으로 접속 결함이 야기되고 때로는 소자 자체를 형성하기가 어렵게 된다.

이들 현상에 비추어 볼 때, 본 발명은 중간 절연층을 사용하여 MIM 소자에서 불가피하게 야기되는 부가의 용량을 최소화할 수 있고 용이하게 패턴화될 수 있는 MIM 소자를 실현하고 포인트 결함을 최소화하는 액정 표시 소자를 제공하는 것을 목적으로 하고 있다.

이하, 본 발명에 따른 스위칭 소자를 갖는 액정 표시 장치의 실시예가 제1 내지 제3 실시예에서 설명된다.

[실시예 1]

제1도는 본 발명의 제1 실시예의 액정 표시 장치의 소자 기판(2)의 평면도이다. 일 픽셀 영역을 둘러싸는 부분이 제1도에서 설명된다. 본 발명의 액정 표시 장치는 제1도에서 나타낸 구성을 갖는 소자 기판(2)과 제25도에서 나타낸 구성을 갖는 대향 기판(3)을 포함한다. 이들 기판(2, 3)이 서로 접촉한 후에 액정 표시 장치의 평면 구성이 제23도에서 나타낸 것과 동일하기 때문에, 그 설명은 여기에서 생략된다.

제2도는 제1도에서 나타낸 소자 기판의 MIM 소자(4)에 근접부를 나타내는 평면도이다. 보기 쉽게 하기위해서 픽셀 전극(7)은 제2도에서 나타나지 않음에 주의 해야 한다. 제3(a)도는 제1도에서 나타낸 선E-E'를 따른 소자 기판의 단면도인 반면, 제3(b)도는 제1도에서 나타낸 선F-F'를 따른 소자 기판의 단면도이다.

이 제1 실시예에서는, 매트릭스로 구성된 복수의 픽셀 전극(7), 각 픽셀 전극(7)에 대응하도록 제공된 복수의 MIM 픽셀 및 서로 평행하게 배치된 복수의 신호라인(5)이 소자 기판(2)의 표면상에 형성된다. 신호 라인(5) 각각은 MIM 소자(4)를 거쳐 관련 열의 픽셀 전극(7)에 전기적으로 접속된다. MIM 소자(4)는 하부 전극(5a); 비선형성을 갖는 제1 절연막(8); 및 상부 전극(6)을 포함한다. 제2 절연막(24)은 하부 전극(5a)의 에칭 에지 위에 더욱 설치되어 있다. 이 MIM 소자(4)에서는, 하부 전극(5a)의 에칭 에지가 소자의 일부로서 사용되지 않는다. 제1도에서 나타낸 하부 전극(5a)은 세 측면: 즉, 신호 라인에 평행한 측면과 신호 라인(5)에 수직인 두측면을 포함한다. 여기에서, 신호 라인(5)에 평행한 측면은 “상부 에지”로 간단히 언급되고, 다른 측면은 “에칭 에지”로 언급될 것이다.

제2 절연막(24)은 신호 라인(5)로부터의 하부 전극(5a)의 인출 방향(즉, 제1도에서 나타낸 선F-F'을 다른 방향)에 평행하며 하부 전극(5a)의 에칭 에지를 피복하도록 스트라이프 형상으로 형성된다. 결과적으로, 제2도에서 나타낸 바와 같이, 슬릿(25)은 하부 전극(5a)의 두 에칭 에지 사이의 영역 위에 형성된다.

상부 전극(6)은 스트라이프 형상의 제2 절연막(24)에 수직인 방향(즉, 제1도에서 나타낸 E-E'을 따른 방향)으로 선형으로 형성되어 있다.

결과적으로, 이 예에서는 제1도의 사선부가 MIM 소자(4)로 기능한다. 소자 영역의 면적은 제2 절연막(24)의 스트라이프(즉, 슬릿(25)의 폭)과 상부 전극(6)의 라인폭 사이의 거리로 결정된다.

다음에, 본 발명의 제1 실시예의 소자 기판(2)을 제조하는 공정 단계가 제4(a)도 내지 제4(e)도를 참조하여 설명된다. 제4(a)도 내지 제4(e)도는 제1도에서 나타낸 선 E-E'를 따른 단면도이다.

처음에, 신호 라인(5)과 하부 전극(5a)은 금속 박막(예를 들어, Ta 박막)이 유리 기판(2)(소자 기판)의 표면(2a)상에 형성된 다음에 소정의 형상으로 패턴화된다(제4(a)도). 이 실시예에서는, 융착 파이렉스 유리 기판(코닝 #7059)이 유리 기판(2)로서 사용된다. 5산화 탄탈과 같은 절연 재료로 만들어진 베이스 코팅막은 이 막이 제4(a)도에서 나타내고 있진 않지만, Ta 박막이 형성되기 전에 유리 기판(2)의 표면(2a)상에 형성될 수 있다. 본래, 이 베이스 코팅막은 제거될 수 있다. 그러나, 이막은 기판에서 용해된 불순물 오염 방지에 기여하기 때문에, 충분한 소자 특성을 성취할 수 있도록 형성되는 것이 바람직하다.

Ta 박막은 약 2 내지 10mol%의 질소를 포함하는 Ta의 소결체 타겟을 사용하여 DC 스퍼터링법에 의해 약 300nm로 피착된 다음에 CF₄와 O₂를 사용하여 건식 에칭법으로 소정의 형상으로 패턴화된다.

본 발명에 따르면, 상술한 바와 같이, MIM 소자(4)의 용량 C_MIM은 하부 전극(5a)의 선폭에 따라 달라지는 것이 아니라 제2 절연막(24)의 슬릿(25)의 폭과 하부 전극(5a)의 선폭에 따라 달라지는 것에 주의해야 한다. 따라서, 방금 언급한 바와 같이 높은 에칭 정밀도를 갖는 건식 에칭법을 사용하는 것이 항상 필요한 것은 아니다. 다른 방법으로서, Ta 박막이 불화 질소 등을 사용하여 습식 에칭법으로 패턴화 될 수 있다. 이 경우 처리 속도가 가속화되기 때문에, 후자의 방법이 수율 면에서 바람직하다.

다음에, 중간 절연층인 제2 절연막(24)이 기판(2)의 표면(2a)위에 성막된 다음에, 하부 전극(5a)의 에칭 에지를 둘러싸는 영역을 피복하기 위해서 중간 절연층(24)이 남겨지도록 하부 전극(5a)의 인출 방향을 따라 스트라이프 형상으로 패턴화되고, 이로 인해 슬릿(25)을 설치하게 된다(제4(b)도). 이 실시예에서는, 질화 실리콘막을 P-CVD법에 의해 350℃에서 약 300nm로 제2 절연막(24)으로 형성한 다음에 완충제 하드로플루오르산을 사용하여 습식 에칭법으로 소정의 형상으로 패턴화한다. 다르게는, 제2 절연막(24)이 습식 에칭법 대신에 건식 에칭법으로 패턴화할 수 있다.

뒤이어, 제1 절연막(8)은 양극 산화법에 의해 제2 절연막(24)으로 커버되지 않은 하부 전극(5a)의 일부상에 형성된다. 이 실시예에서는, 양극 산화가 약 25℃에서 전해액으로서 1%의 주석산 암모늄 용액을 사용하고 약 0.18㎃/㎠의 형성 전류를 양극 산화되는 영역에 공급함으로써 실행된다.

이하, 절연막(즉, 제1 절연막(8))으로 사용되는 양극 산화막을 MIM 소자로 형성하기 위해 공급된 포밍 전류와 MIM 소자에 야기된 결함 사이의 관계가 설명된다.

일반적으로, MIM 소자에 사용되는 양극 산화막의 막 두께는 약 40 내지 70nm이다. 이 두께는 상술된 양극 산화 상태하에서 약 20 내지 약 37V의 형성 전압을 공급함으로써 실행되는 양극 산화로부터 결과된 막의 두께에 대응한다. 이 실시예에서는, 양극 산화가 약 60nm의 두께를 갖는 양극 산화막을 성취할 수 있도록 약 31V의 형성 전압에서 실행된다.

이 경우, 양극 산화막(또는 제1 절연막(8))의 두께는 형성 전압에 비례한다. 일반적으로, 제1 절연막(8)의 두께가 두꺼울수록, 막의 전기적 내압은 더 커지게 된다. 따라서, 이 막 두께가 정전기로 인해 절연 파괴될 가능성이 더 적어지게 된다. 따라서, MIM 소자의 결함의 발생을 억제하기 위해서는, 제1 절연막(8)의 두께를 증가시키는 것이 바람직하다. 한편, 일반적으로 소자의 전류-전압 특성의 임계치 부근의 급준성은 제1 절연막(8)의 두께치에 역비례한다. 따라서, 제1 절연막(8)의 두께가 증가하면, 전류-전압 특성의 급준성은 감소하게 된다. 이 점에 비추어, 제1 절연막(8)의 두께를 증가시키는 것은 바람직하지 않다.

그러나, 본 발명의 구조하에서 MIM 소자를 구성함으로써, 양극 산화법에 의해 절연막을 형성할 때의 형성 전압이 낮을 때에도 MIM 소자의 결함의 발생이 억제될 수 있다.

다음 표 1은 본 발명자에 의해 성취된 실험 결과에 기초한 형성 전압의 변동에 따른 포인트 결함 발생수의 분포를 나타낸다. 이 경우, 제29도, 제30도 및 제31(a)도-제31(e)도에서 나타낸 480×CR×320 픽셀(요소)를 갖는 액정 패털이 실험 대상물로 사용된다. 패널 마다의 단락 결함의 발생수가 계수된다. 비교예로서, 제24도에서 나타낸 종래의 구조를 갖는 MIM 소자를 포함하는 액정 패널을 사용하여, 절연막을 형성하기 위한 양극 산화를 35V에서 실행하는 경우 이 패널에서 발생되는 결함수의 분포를 표 1의 아래쪽 열에서 또한 나타낸다.

표 1에서 나타낸 바와 같이, 종래의 MIM 소자 구조를 이용하는 경우, 패널마다 발생되는 결함의 개수가 5 이하인 패널은 모든 패널의 약 54%를 점유한다. 종래의 것과 비교하여, 본 발명의 MIM 소자의 구조에는, 만족스러운 결과가 성취 되는데, 즉 패널 마다의 포인트 결함의 개수가 5 이하인 패널이 모든 패널의 90%이상을 차지한다.

표 1에서 나타낸 결과로부터 명백한 바와 같이, 본 발명의 MIM 소자 구조에서는, 성형 전압이 낮을수록, 발생된 결하의 개수는 적어진다. 따라서, 양극 산화는 바람직하게는 약 35V 이하에서, 더욱 바람직하게는 약 31V로서 형성 전압을 설정하여 실행되어야 한다.

약 35V 이하의 형성 전압이 인가되는 양극 산화로부터 결과된 제1 절연막(8)의 두께는 상술된 양극 산화 상태하에서 약 65nm 이하이다. 절연막(8)의 두께가 이값에 가까울 때, MIM 소자의 전류-전압 특성의 임계치 부근의 급준성이 악화되지 않는다. 따라서, 본 발명의 MIM 소자는 소자의 특성을 악화시키지 않고 소자의 절연 파괴에 대처할 수 있다.

제1 절연막(8)이 이러한 방법으로 하부 전극(5a)의 표면을 양극 산화하여 형성된 후에, Ti 등으로 만든 박막은 기판(2)의 표면(2a)위에 형성된 다음에 패턴화되어, 상부 전극(6)을 성취한다(제4(d)도). 이로써, 하부 전극(5a), 제1 절연막(8) 및 상부 전극(6)을 포함하는 MIM 소자(4)가 2단자 비선형 소자로서 성취될 수 있다.

이 MIM 소자(4)에서는, 상부 전극(6)과 하부 전극(5a)이 슬릿(25)을 통해 제1 절연막(8)에 접속된다. 결과적으로, 부가의 용량 C_add이 종래의 MIM 구조에 불가피하게 발생되게 되는 영역이 제2도에서 나타낸 부분 G으로 나타낸 바와 같이 기하학적으로 최소화될 수 있다.

이하에서는, 소자 용량 C_MIM와 부가 용량 C_add의 고유치가 연산될 것이다. 본 발명의 MIM 소자를 접촉 홀을 갖는 종래의 MIM 소자 구조와 비교하기 위해서, 소자 용량(면적 S_MIM은 4㎛×4㎛)을 동일한 것으로 가정하고 다음의 수치와 상술된 정수를 사용한다.

소자 구조: 제3(a)도

하부 전극(5a)의 최종 선폭: 약 10㎛

상부 전극(6)의 최종 선폭: 약 4㎛

슬릿(25)의 선폭: 약 4㎛

제1 절연막(8)(Ta2O5)의 막두께(d_Ta2O5)와 비유전률(ξ_Ta2O5): 약 60nm, 약20

제2 절연막(Si3N4)의 막두께(d_Si3N4)와 비유전률(ξ_Si3N4): 약 300nm, 약 8

이들 수치가 사용될 때, MIM 소자의 본래 면적 S_MIM은 16㎛2이고 부가용량 S_add의 면적은 약 24㎛²(=4×3+4×3)가 된다. 따라서, 부가 용량 C_add는 다음과 같이 주어진다.

즉, 부가 용량 C_add는 소자의 본래 용량 C_MIM의 약 12%가 된다. 따라서, 용량비 C_LC/C_MIM(=10)의 초기치는 약 8.9(≒10(1+0.12))가 됨을 알 수 있다. 결과적으로, 액정 표시 장치의 콘트라스트비의 감소가 최소화될 수 있다.

최소 용량비 C_LC/C_MIM는 상술된 바와 같이 약 8까지 허용 가능하기 때문에, C_add대 C_MIM의 최대비는 약 0.25가지 허용 가능하다(10/(1+0.25)=8이기 때문에).

따라서, 이 경우, 관계 C_add≤C_MIM×0.25가 만족되는 한, 하부 전극과 중간 절연층간의 중첩 마진과 상부 전극의 선폭이 증가될 수 있다. 결과적으로, MIM 소자는 더욱 제조하기 용이하게 된다.

부가하여, 제2 절연막(24)이 스트라이프 형상으로 형성되고 슬릿(25)이 하부 전극(5a)을 상부 전극(6)에 접속하기 위해 설치되어 있기 때문에, 제2 절연막(24)이 용이하게 패턴화될 수 있으며 소자 구조에서 접속 결함을 제거할 수 있다. 이 예에서는, 제2 절연막(24)이 두 스트라이프를 포함하도록 형상되었다. 다르게는, 제5(a)도 내지 제5(c)도에서 나타낸 형상중 어느 것으로도 슬릿이 형상될 수 있다. 예를 들어, 제2 절연막(24)이 질화 실리콘으로 만들어질 때, 포토리소그래프 공정 동안 사용되는 포토레지스트 부재와의 밀착성이 열악하여 이 포토레지스트는 패터닝 공정동안 비정렬되거나 벗겨지게 될 가능성이 있다. 따라서, 이 막은 최종 소자의 크기의 변화를 야기할 수 있다. 따라서, 이 패턴 비정렬을 방지하고 절연막(24)을 강화하기 위해서, 제2 절연막(24)이 제5(a)도 및 제5(b)도에서 나타낸 바와 같이 우측과 좌측상의 두 스트라이프를 결합하여 U형상으로 형성될 수 있다.

한편, 상부 전극(6)은 에칭 에지에서 제2 절연막(24)의 단차부에서 분리될 가능성이 있다. 따라서, 제2 절연막(24)은 상부 전극(6)의 패턴의 면적보다 최소한 더 큰 면적을 갖도록 형성될 수 있다. 예를 들어, 제5(c)도에서 나타낸 바와 같이, 절연막(24)은 픽셀의 전체 영역위에 형성될 수 있으면 슬릿만이 하부 전극 위에 형성될 수 있다.

더구나, 이 접촉 슬릿을 제공하여 성취된 효과가 제6도 및 제7(a)도-제7(c)도를 참조하여 설명된다.

일반적으로, 노광 정밀도를 확보할 수 있는 스테퍼 노광 장치가 액정 표시 장치용 박막 트랜지스터(TFT), MIM 소자 등과 같은 여러 활성 소자를 제조하는 데에 흔히 사용된다.

제6도는 스테퍼 노광을 개략적으로 나타낸다. 초고압 수은등으로부터 발광된 다음에 간섭 필터를 통해 집광되는 g빔과 h빔이 레티클 블라인드(26)을 통과함으로써, 광이 필요한 노광 영역상에 방사되고, 콘덴서 렌즈(28)상으로 광학 미러(27)에 의해 반사되고, 필요한 패턴이 그려져 있는 레티클(29)과 투영 렌즈(30)를 통과한 다음에 포토레지스트가 도포되어 있는 유리 기판(31)상으로 입사되게 한다.

동일한 기판상의 복수의 패턴을 노광하는 경우, 노광 처리는 기판(31)을 순차적으로 이동함으로써 반복 실행된다.

노광 공정 동안, 출사 빔은 복수의 광 미러와 렌즈를 포함하는 광학계를 통해 기판(31)에 도달한다.

따라서, 광학 시스템이 만족스럽게 조정되지 않거나, 또는 광학 시스템에 어떤 문제가 생긴 경우, 이에 따라 기판(31) 상에 투영된(projected) 패턴이 왜곡된다. 예를 들어, 포지티브 포토레지스트 및 마스크를 사용하는 경우, 제7(a)도에 도시된 바와 같이 픽셀 영역의 중앙 K에 위치한 소자의 사이즈는 픽셀 영역의 코너 L에 위치한 소자의 사이즈와 때때로 다르게 된다. 보다 구체적으로, 중앙 K에서의 소자의 최종 라인 폭은 코너 L에서의 소자의 최종 라인 폭보다 크게 된다. 종래의 MIM 소자 구조에서, 하부 전극(5a) 및 상부 전극(6)의 라인 폭이 감소할 가능성이 있으므로 소자의 면적이 감소할 가능성이 있다. 그 결과, 종래의 액정 표시 장치에서, 포인트 결함을 갖는 비균일 이미지가 표시될 가능성이 있다.

부가적으로, 접촉 홀을 포함하는 구조를 갖는 소자에 유사한 현상이 유발될 가능성이 있다(제7(b)도). 그러한 경우에, 주변 접촉 홀의 면적(또는 소자의 면적)이 더욱 커지기 때문에, 포인트 결함이 또한 유발된다.

그럼에도 불구하고, 소자들의 최종 사이즈들의 변화가 매우 미소하기 때문에, 제조 공정 중에 그러한 변화를 발견하는 것이 어렵다. 따라서, 어떤 경우에, 그러한 변화는 소자들의 동작 테스트가 이행될 때까지 발견될 수 없다.

그러나, 제7(c)도에 도시된 바와 같이, 상부 전극(6)이 비선형성을 갖는 제1 절연막(8)에 접속되고 이 제1 절연막은 본 발명의 MIM 소자에 사용된 것과 같은 슬릿을 통해서 하부 전극(5a)에 접속되어 있는 구조가 소자들의 면적들의 변화를 효과적으로 감소시킨다. 보다 구체적으로, 노출 공정이 이행되는 경우, 제2 절연막(24)의 슬릿(25)의 최종 폭과 소자의 면적을 결정하는 상부 전극(6)의 최종 라인폭이 반비례 관계에 있게 된다. 따라서, 슬릿(25)의 폭이 설계된 값보다 크게 되는 경우, 상부 전극(6)의 라인폭은 설계된 값보다 작게 된다. 라인폭이 감소된 상부 전극(6)이 폭이 증가된 슬릿(25)을 통해서, 제1 절연막(8)에 접속되기 때문에, 픽셀 영역의 중앙에서의 최종 MIM 소자의 면적과 코너에서의 최종 MIM 소자의 면적의 차가 감소될 수 있다. 그 결과, 노출 공정 동안의 잘못된 투영으로 인한 소자의 면적들의 변화가 억제될 수 있다.

하부 전극(5a), 제2 절연막(24), 제1 절연막(8) 및 상부 전극(6)이 그러한 방법으로 형성된 후에, 픽셀 전극(7)이 될 ITO 같은 것이 소정의 형태로 패턴 형성되어서, 하나의 픽셀을 형성한다.

그후, 배향막(도시 생략)이 소자 기판(2) 상에 형성되고 이어서 러빙 처리되며, 반면에 대향 전극 및 배향막이 대향 기판(3) 상에 형성되고 막도 또한 러빙 처리된다. 이어서, 이들 기판들(2)(3)은 서로 부착되고 액정 재료가 액정층을 형성하기 위해 이들 기판들(2)(3) 사이의 갭 내로 주입된다. 최종적으로, 그렇게 형성된 액정 셀의 양쪽 외부 표면에 편광판이 형성되어서, 액정 표시 장치를 완료한다.

[실시예 2]

제1 예에서, 슬릿(25)이 제2 절연막(24)을 패턴 형성함으로써 형성된 후에, 제1 절연막(8)이 슬릿(25)에 상응하는 영역 내에 하부 전극(5a)의 표면을 양극 산화 함으로써 형성된다. 대안으로서, 슬릿을 포함하는 구조를 갖는 MIM 소자도 또한 제2 절연막(24) 및 제1 절연막(8)이 형성되는 순서를 반전시킴으로써 제조될 수도 있다.

제8(a)도 및 제8(b)도는 각각 제1 절연막(8)이 먼저 형성되고 이어서 제2 절연막(24)이 형성되는 경우에 제1도에 도시된 라인들 E-E' 및 F-F'를 따라 취해진 소자 기판(2)의 단면도이다. 제2 예에서는, 하부 전극(5a)의 에칭 에지가 제2 절연막(24) 만으로 덮이는 것과는 달리, 하부 전극(5a)의 에칭 에지들은 제2 절연막(24) 뿐만 아니라 제1 절연막(8)으로 덮인다.

이하, 제8(a)도 및 제8(b)도에 도시된 소자 기판(2)을 제조하는 공정 단계들이 제9(a)도 내지 제9(e)도를 참조로 하여 설명될 것이다.

먼저, 신호 라인(5) 및 하부 전극(5a)이 될 금속 박막(예, Ta 박막)이 유리 기판(2)(소자 기판)의 표면(2a)상에 형성되고 이어서 소정의 형태로 패턴 형성된다(제9(a)도). 본 예에서, 용융 파이렉스 유리 기판(코닝 #7059)이 상기 제1 예에서와 같은 유리 기판으로서 사용되었다.

5산화탄달(tantalum pentoxide) 같은 절연 재료로 구성된 베이스 코팅막이 Ta 박막이 형성되기 이전에 유리기판(2)의 표면(2a) 상에 형성될 수 있는데, 제9(a)도에서는 그러한 막을 도시하지는 않았다.

이 Ta 박막은 질소를 2 내지 10 내지 10mol% 정도 포함하는 Ta의 소결체 타겟(sintered target)을 사용한 DC 스퍼터링 방법에 의해 300nm 정도로 피착되었고 다음으로 CF₄및 O₂를 사용한 건식 에칭 방법에 의해 소정의 형태로 패턴 형성된다.

MIM 소자(4)의 용량 C_MIM이 하부 전극(5a)의 라인폭에 의존하지 않기 때문에, 상기 언급된 바와 같이 높은 에칭 정밀도를 갖는 건식 에칭 방법을 사용하는 것이 항상 필요한 것은 아니다. 대안으로서, Ta 박막이 불화 질산(nitrate fluoride)등과 같은 것을 사용한 건식 에칭에 의해 패턴 형성될 수 있다. 그러한 경우에 공정 속도가 지속되기 때문에, 후자의 방법이 쓰루풋(throughput)의 견지에서 양호하다.

그후, 하부 전극(5a)의 표면을 양극 산화함으로써 제1 절연막(8)이 형성된다(제9(b)도). 이 예에서, 전해질 용액으로서 1% 타르타르산 암모늄 용액(ammonium tartrate solution)을 사용해서, 양극 산화될 영역에 0.18㎃/㎠ 정도의 포밍 전류를 공급하고 31V 정도의 포밍 전압을 공급함으로써 25℃ 정도에서 양극 산화가 구현되며, 이에 의해 60nm 두께를 갖는 양극 산화된 막을 획득한다.

다음으로, 중간 절연층이 될 제2 절연막(24)이 그 위에 피착되고 다음으로 하부 전극(5a)의 돌출된 방향을 따라 패턴 형성되어서 제2 절연층이 하부 전극(5a)의 에칭 에지를 에워싸는 영역들을 덮도록 남게 되며, 이에 의해 슬릿형 접촉부(25)를 제공하게 된다(제9(c)도). 제1 절연막이 MIM 소자의 절연막으로서 기능할 수 있는 그러한 온도에서 제2 절연막(24)이 피착된다. 본 발명의 발명자들은 실험적 결과에 따라 제1 절연층이 될 Ta₂O₅막이 250℃ 이상의 온도에 노출되는 경우, 제2 예에서 사용된 것 같은 구조를 갖는 MIM 소자의 특성이 실용적 용도에 있어서 너무 열화 된다는 것을 발견했다. 따라서, 하부 전극(5a)의 에칭 에지들을 보호하기 위한 제2 절연막(24)이 형성되기 이전에 제1 절연막(8)을 형성하는 경우에, 제2 절연막(24)이 형성되는 온도는 제1 절연막(8)의 특성을 손상시키지 않는 온도로 설정되어야 한다(예를 들어, 본 예에서와 같이 제1 절연막(8)이 Ta₂O₅로 이루어진 경우, 온도는 250℃ 이하로 설정되어야 한다). 온도가 그러한 적합한 값으로 설정되는 한, 제2 절연막(24)은 임의의 방법에 의해 피착될 수 있다.

본 예에서, 스퍼터링 방법에 의해 200℃ 정도에서 제2 절연막으로서 형성되고, 버퍼된 불화 수소산을 사용한 습식 에칭 방법에 의해 소정의 형태로 패턴 형성된다. 대안으로, 제2 절연막(24)이 습식 에칭 방법 대신에, 건식 에칭 방법에 의해 패턴 형성될 수 있다.

제1 절연막(8) 및 제2 절연막(24)에 의해 하부 전극(5a)의 에칭 에지에 대해서 이중 보호가 제공되기 때문에, 제2 절연막(24)은 핀홀(pin hole)이 유발될 가능성이 있는 스퍼터링 방법에 의해 피착될 수 있다.

그러한 방식으로 제2 절연막(24)이 패턴 형성에 의해 형성된 후에, Ti 같은 것으로 만들어진 박막이 기판(2)의 표면(2a) 상에 형성되어서 패턴 형성되고, 이에 의해 상부 전극(6)을 획득한다(제9(d)도). 이러한 방법으로, 하부 전극(5a), 제1 절연막(8) 및 상부 전극(6)을 포함하는 MIM 소자(4)가 2단자 비선형 소자로서 획득될 수 있다.

제2 예의 이러한 MIM 소자(4)에서, 상부 전극(6)은 제1 절연막(8)에 접속되고 하부 전극(5a)은 제1 예에서와 같이 슬릿(25)을 통해서 제1 절연막(8)에 접속된다. 그 결과, 부가적인 용량 C_add가 필연적으로 발생된 면적이 기하학적으로 최소화된다. 그 후, 소자 용량 C_MIM및 부가적인 용량 C_add의 특성값이 다음의 조건하에서 계산될 것이다.

소자 구조: 제8(a)도

하부 전극(5a)의 최종 라인폭: 약 10㎛

상부 전극(6)의 최종 라인폭: 약 4㎛

슬릿(25)의 최종 폭: 약 4㎛

제1 절연막(Ta₂O₅)(8)의 막두께(d_Ta2O5) 및 유전 상수(ξ_Ta2O5): 약 60nm, 약20

제2 절연막(SiO₂)(24)의 막두께(_SiO2) 및 유전 상수(ξ_SiO2): 약 200nm, 약 4

이러한 수치값들이 사용되는 경우, MIM 소자의 원래의 면적 S_MIM은 약 16㎛²가 되며 부가적인 커패시터의 면적 S_add(교차된 평행선 무늬 부분 G(제2도 참조)는 약 24㎛²( = 4×3+4×3)가 된다. 따라서, 5산화탄탈 및 이산화실리콘으로 만들어진 이중 구조를 고려하면, 부가적인 용량 C_add는 다음과 같이 나타내어진다.

말하자면, 부가적인 용량 C_add는 소자의 자연 용량 C_MIM의 약 8%가 된다. 따라서, 용량비C_LC/C_MIM(=10)의 초기값은 단지 약 9.3(≒10/(1+0.08)) 정도 미소하게 감소한다.

상부 전극의 최종폭이 약 10㎛로 설정되고 접촉 홀의 최종 면적이 4㎛×4㎛이 되도록 설정되는 종래의 MIM 소자에서, C_add는 부가적인 커패시터의 면적 S_add가 약 84㎛²이라는 가정 하에서 상술된 식에 기초하여 계산될 수 있다. 따라서, 다음식이 성립한다.

달리 말하면, 약 10인 초기 용량비 C_LC/C_MIM는 종래의 MIM 소자에 있어서 약7.7(≒10/(1+0.30)로 현저하게 감소한다. 그러나, 본 발명의 MIM 소자에 있어서, 용량비는 약 7.7 내지 9.3으로 향상될 수 있다.

본 예에서, 관계 C_add≤C_MIM×0.25가 만족되는 한에 있어서, 하부 전극(5a)과 제2 절연막(24) 사이의 오버랩 가장자리 및 상부 전극(6)의 라인폭이 증가될 수 있다. 그 결과, MIM 소자가 보다 융통성있게 제조될 수 있다.

본 예에서, 제2 절연막(24)은 2개의 스트라이프를 포함하도록 하는 형태가 된다고 가정하였다. 대안으로서, 슬릿은 제5(a)도 내지 제5(c)도에 도시된 어떤 형태로도 형성될 수 있어서, 이에 의해, 제2 절연막(24)의 패터닝 정확도를 향상시키거나 또는 상부 전극(6)의 단절을 억제한다.

그러한 방법으로 상부 전극(6)이 형성된 후에, 인듐-주석-산화물(ITO) 같은 투명 도전성 재료로 만들어진 박막이 소자 기판(2)의 표면(2a) 상에 더 형성되고 이어서 소정의 형태로 패턴 형성되고, 이에 의해 매트릭스로 배치된 다수의 픽셀 전극(7)을 형성한다(제9(e)도).

그 후, 배향막(도시 생략)이 소자 기판(2) 상에 형성되고 이어서 러빙 처리되며, 반면에 대향 전극 및 배향막이 대향 기판(3) 상에 형성되고 막도 또한 러빙 처리된다. 이어서, 이들 기판들(2)(3)은 서로부착되고 액정 재료가 액정층을 형성하기 위해 이들 기판들(2)(3) 사이의 갭 내로 주입된다. 최종적으로, 그렇게 형성된 액정 셀의 양쪽 외부 표면에 편광판이 형성되어서, 액정 표시 장치를 완료한다.

상술된 바와 같이, 제2 예의 액정 표시 장치에 있어서, 제1 예에서와 같이 상부 전극도 슬릿을 통해서 비선형 전류-전압 특성을 갖는 제1 절연막에 접속되기 때문에, 부가적인 용량이 발생되는 면적이 기하학적으로 최소화될 수 있다. 따라서, 부가적인 용량의 발생으로 인해 용량비 C_LC/C_MIM가 설계된 값보다 감소되는 것을 방지하는 것이 가능하다.

더욱이, 상부 전극(6)의 슬릿(25)의 폭 및 라인폭에 따라 MIM 소자의 사이즈가 결정되고 상부 전극(6)의 슬릿(25)의 최종폭 및 라인폭이 노출에 대해서 반비례의 관계에 있기 때문에, 설계된 값으로부터의 MIM 소자의 면적의 감소의 정도는 감소될 수 있다.

또한, 동일한 이유로 인해, 노출 공정 동안의 잘못된 투영으로 인한 동일한 기판 상의 MIM 소자의 사이즈의 변화는 억제될 수 있다. 그 결과, 포인트 결함을 갖는 비균일 표시 이미지가 제거될 수 있다.

[실시예 3]

제10도는 본 발명의 제3 예의 액정 표시 장치의 소자 기판의 평면도이다. 제11(a)도 및 제11(b)도는 제10도에 도시된 라인들 H-H' 및 I-I'를 따라 취해진 소자 기판의 단면도이다.

제1 예 및 제2 예에서, 신호 라인(5)으로부터 튀어나온 분기 부분이 MIM 소자(4)의 하부 전극(5a)으로서 사용된다. 그러나, 하부 전극(5a)의 에칭 에지들이 사용되지 않은 구조를 갖는 소자를 형성하는 경우에, 패턴들의 잘못된 배치로 인한 에러 또는 과도한 에칭 같은 것으로 인한 에러를 처리하기 위해 하부 전극(5a)의 라인폭이 사전에 큰 값으로 설정될 것이 요구된다. 따라서, 신호 라인(5)의 라인폭이 거의 하부 전극(5a)의 라인폭과 같다고 가정하면, 더 이상 신호 라인(5)의 분기 부분을 하부 전극(5a)으로서 사용할 필요가 없다. 그 결과, 신호 라인(5)의 일부가 하부 전극(5a)으로서 사용될 수 있다.

달리 말하면, MIM 소자를 형성하기 위해 표시부 내의 하부 전극(5a)에 할당된 공간의 일부가 더 이상 필요하지 않다. 따라서, 각 픽셀 전극(7)의 면적이 증가 되어서 수치적 개구(aperture)가 향상될 수 있다. 다른 한 편으로, 반사형 액정 표시 장치의 경우, 더 밝은 이미지가 표시될 수 있다. 또한, 전송형 액정 표시 장치(transmission type liquid crystal display device)의 경우, 백라이트의 휘도가 감소되어서 전력 소모가 감소될 수 있다.

제10도는 신호 라인(5)의 일부가 MIM 소자(4)의 하부 전극(5a)으로서 사용되는 경우의 소자 기판의 평면도이다. 제10도에 도시된 바와 같이, 본 제3 예에서, 분기부(5a)가 제공되지는 않았으나, MIM 소자(4)가 신호 라인(5)의 바로 위에 제공된다. 제2 절연막(24)은 신호 라인(5)의 에칭 에지의 근방 상에 스트라이프 형태로 신호 라인(5)에 평행하게 제공된다. 다른 한 편으로, 상부 전극(6)이 신호 라인(5)에 수직한 방향(즉, 제2 절연막(24)의 스트라이프에 수직한 방향)으로 형성되고 픽셀 전극(7)이 상부 전극(6)의 한 단자에 접속된다.

제3 예의 소자 기판은 제1 예에서 사용된 것과 같은 동일한 공정 단계에 의해 형성될 수 있다(도시 생략).

먼저, 신호 라인(5)이 될 금속 박막(예, Ta 박막)이 유리기판(2)의 표면(2a)상에 형성되고 소정의 형태로 패턴 형성된다. 본 예에서, 용융 파이렉스 유리 기판(코닝 #7059)이 유리기판(2)으로서 사용되었다. 5산화탄탈 같은 절연 재료로 이루어진 베이스 코팅막이 Ta 박막이 형성되기 이전에 유리기판(2)의 표면(2a) 상에 형성될 수 있는데, 그 막이 도면에는 도시 생략되었다.

Ta 박막은 2 내지 10mol%의 질소를 함유하는 Ta의 소결체 타겟을 사용하여 DC 스퍼터링 방법에 의해 300nm의 두께로 피착되고, 이어서 CF₄, 및 O₂를 사용한 건식 에칭 방법에 의해 소정의 형태로 패턴 형성되어서, 신호 라인(5)을 획득한다.

제1 예 및 제2 예에서와 같이, 에칭 정확도가 높은 건식 에칭 방법을 사용하는 것이 항상 필요한 것은 아니다. 대안으로, Ta 박막은 불화 질산 같은 것을 사용한 습식 에칭에 의해 패턴 형성될 수 있다. 습식 에칭 방법에 의해 공정 속도가 가속되기 때문에, 이 방법이 쓰루풋의 견지에서 양호하다.

다음으로, 중간 절연막이 될 제2 절연막(24)이 기판의 표면(2a) 상에 피착되어서 소자가 형성되는 영역의 근방의 신호 라인(5)의 에칭 에지를 에워싸는 부분 상에 스트라이프 형태로 패턴 형성되고, 이에 의해 슬릿형 접촉부(25)를 제공한다.

본 예에서, 실리콘 질화막이 P-CVD 방법에 의해 350℃에서 두께가 300nm가 되는 제2 절연막(24)으로서 형성되고, 버퍼 불화 수소산을 사용한 습식 에칭 방법에 의해 소정의 형태로 패턴 형성된다. 대안으로, 제2 절연막(24)은 습식 에칭 방법 대신에, 건식 에칭 방법에 의해 패턴 형성될 수 있다.

다음으로, 제1 절연막(8)이 양극 산화 방법에 의해 제2 절연막(24)으로 피복되어 있지 않은 신호 라인(5)의 부분 상에 형성된다. 본 예에서, 양극 산화는 전해질 용액으로서 1% 타르타르산 암모늄 용액(ammonium tartrate solution)을 사용하고 양극 산화될 영역에 0.18㎃/㎠ 정도의 포밍 전류를 공급하고 31V 정도의 포밍 전압을 공급함으로써 25℃ 정도에서 양극 산화가 구현되며, 이에 의해 60nm 두께를 갖는 양극 산화된 막을 획득한다.

이러한 방법으로 양극 산화가 이행된 후에, 상부 전극(6)이 Ti 같은 것으로 형성되고, 이에 의해 신호 라인(5)을 포함하는 2-단자 비선형 소자(하부 전극으로서 작용), 제1 절연막(8) 및 상부 전극(6)이 획득된다.

제3 예의 MIM 소자(4)에서, 상부 전극(6) 및 신호 라인(5)의 일부가 슬릿(25)을 통해 제1 절연막(8)에 접속된다. 그 결과, 부가적인 용량 C_add가 필연적으로 발생된 면적이 제10도에 도시된 영역 J에 의해 나타난 바와 같이 기하학적으로 최소화 될 수 있다. 말하자면, 상부 전극이 접촉 홀을 통해서 절연체에 접속되는 종래의 구조에 비해, 이 실시예의 MIM 소자의 부가적인 용량은 더 작다. 다라서, 용량비 C_LC/C_MIM의 감소를 최소화시키는 것이 가능하게 됨으로써, 액정 표시 장치의 콘트라스트비를 감소시키고 그 구동 전압을 증가시키게 된다.

부가적으로, 제2 절연막(24)이 스트라이프 형태로 형성되고 슬릿이 그 사이에 제공되었기 때문에, 패턴 형성 공정과 같은 공정들 동안에 잔류막에 의해 유발된 접속 결함(connection defect)가 이 구조로부터 제거될 수 있다.

본 예에서, 제2 절연막(24)이 2개의 스트라이프를 포함하는 형태를 갖는다고 가정되었다. 대안으로, 접촉 슬릿이 제5(a)도 내지 제5(c)도에 도시된 형태 중에 하나로 형성될 수 있다.

상부 전극(6)이 그러한 방법으로 형성된 후에, ITO 같은 것으로 이루어진 투명한 도전성 막이 기판(2)의 표면(2a)상에 형성되고 이어서 소정의 형태로 패턴 형성되어서, 매트릭스로 배치된 픽셀 전극(7)을 형성한다.

그 후, 배향막(도시 생략)이 소자 기판(2) 상에 형성되고 이어서 러빙 처리되며, 반면에 대향 전극 및 배향막이 대향 기판(3) 상에 형성되고 막도 또한 러빙 처리된다. 이어서, 이들 기판들(2)(3)은 서로 부착되고 액정 재료가 액정층을 형성하기 위해 이들 기판들(2)(3) 사이의 갭 내로 주입된다. 마지막으로, 이렇게 형성된 액정 셀의 양쪽 외부면에 편광판이 형성되어 액정 표시 장치를 완성하게 된다.

제3 예에서, 제2 절연막(중간 절연막; 24)가 형성된 후에, 제1 실시예에서와 같은 방식으로 제1 절연막(B)를 형성하기 위해 양극 산화가 수행된다. 대안으로, 공정 단계의 순서는 제2 예에서와 동일한 방식으로 바뀔 수 있다. 즉, 제2 절연막(중간 절연막,24)는 제1 절연막(8)이 양극 산화에 의해 형성된 후에 형성될 수도 있다. 후자의 경우에, 제1 절연막(8)과 제2 절연막(24)에 의해 신호 라인(5)의 일부로서 형성된 하부 전극의 에칭 에지에 대해 이중 보호가 제공된다. 이와 같은 경우에, 제2 절연막(24)가 형성되는 온도는 제2 예에서 기술된 바와 같이, 제1 절연막(8)의 특성을 손상시키지 않는 온도로 설정되어야 한다는 것에 주목해야 한다.

앞의 제1 내지 제3 예에서, 본 발명은 TN 모드에서 동작하는 액정 표시 장치에 적용되는 것으로 설명되었다. 대안으로, 본 발명의 2단자 선형 소자는 반사판에 셀이 제공되는 GH 모드에서 동작하는 상전이형 액정 표시 소자에서도 역시 구현될 수 있다. 또한, 본 발명의 2단자 선형 소자는 2단자 비선형 소자를 사용하며 하나의 편광판이 제공되는 액정 표시 장치나 폴리머(polymer) 분산된 액정 표시 장치 등을 포함한 다른 광학 모드(optical mode)에서 동작하는 다양한 종류의 액정 표시 장치에 적용가능하다.

또한, 제2 절연막(중간 절연층, 24)는 금속 산화물이나 금속 질화물로 만들어지는 것으로 간주된다. 그러나, 작은 유전 상수와 약간의 내압을 갖는 재료가 사용되기만 한다면 어떠한 재료도 사용될 수 있다. 예를 들어, 어떤 절연 특성을 갖는 유기 재료도 역시 사용될 수 있다. 또한, 앞의 예에서 하나의 층으로 된 절연막이 중간 절연층으로서 사용된다. 그러나, 중간 절연층은 반드시 단일의 충일 필요는 없다. 예를 들어, 하부층에 훌륭히 접착될 수 있는 재료로 된 막(절연 특성은 좋지 않아도 된다)과 훌륭한 내압을 갖는 막을 포함하는 다중층 막이 사용될 수도 있다.

앞의 설명에서 명백한 바와 같이, 본 발명의 액정 표시 장치에서, 하부 전극과 비선형 전류-전압 특성을 갖는 절연막 사이의 접속 및 상부 전극과 절연막 사이의 접속은 접촉 슬릿을 통해 이루어지며, 절연 파괴가 일어나기 쉬운 하부 전극의 에칭 에지 윗 부분은 장치의 일부로서 사용되지 않기 때문에 포인트 결함이 억제될 수 있다.

또한, 접촉 슬릿을 사용함으로써, MIM 소자에 불가피하게 추가되는 용량이 최소화될 수 있다. 따라서, 액정층의 용량과 장치의 용량간의 비가 표시되는 이미지에 좋지 않은 영향을 주지 않도록 보장하는 것이 용이해진다. 게다가, 절연체가 접촉 홀을 통해 상부 전극에 접속되는 구조를 갖는 MIM 소자에서 잔류막 때문에 쉽게 발생되는 접속 결함을 억제하는 것이 역시 가능하다.

또한, MIM 소자는 하부 전극으로서 신호 라인의 일부를 사용하여 신호 라인 바로 위에 형성될 수 있어 액정 표시 장치의 휘도가 증가할 수 있다.

또한, 접촉 슬릿의 폭과 상부 전극의 라인 폭이 접촉 슬릿 때문에 보완적으로 교정될 수 있도록 끝낼 수 있기 때문에, 노출 공정 중에 왜곡된 이미지 투사로 인한 장치 면적에 있어서의 변동이 제거될 수 있다. 그 결과, 균일하지 않게 표시되는 이미지가 제거될 수 있다.

이후부터, 본 발명에 따른 스위칭 소자의 실시예가 제4 내지 제7 예로서 설명될 것이다.

[실시예 4]

제12(a)도 및 제12(b)도는 본 발명의 제4 실시예에서의 스위치 소자를 도시한다. 제12(a)도는 스위칭 소자의 평면도인 반면, 제12(b)도는 제12(a)에 도시된 라인 A-A를 따라 취해진 스위칭 소자의 단면도이다.

스위칭 소자는 액티브 매트릭스 방식으로 구동되는 액정 표시 소자의 하나의 픽셀 내에 포함되는 MIM 소자이다.

이후부터, 이 스위칭 소자를 제조하기 위한 공정 단계가 기술될 것이다. 우선, 약 3000Å의 두께를 갖는 제1 금속층(예를 들어, Ta 박막)이 스퍼터링 방법등에 의해 유리기판(211) 상에 높인다. 그리고, 그 다음, 포토리소그래피 방법으로 패터닝되어 신호 라인(212)와 하부 전극(213)을 형성한다.

다음으로, 약 2500Å의 두께를 갖는 실리콘 질화막이 P-CVD 방법에 의해 약 300℃에서 그 위에 피착되고, 다음으로 포토리소그래피 방법에 의해 패터닝되어 제2 절연막(214)를 형성한다.

그 후에, 하부 전극(213)의 표면은 양극 산화되어 약 600Å의 두께를 갖는 5산화 탄탈로 된 제1 절연막(215)를 형성한다.

다음으로, 약 4000Å의 두께를 갖는 제2 금속층(예를 들어, Ti 박막)이 스퍼트링 방법 등에 의해 기판(211)의 전체 표면에 피착된다. 다음으로, 포토리소그래피 방법에 의해 패터닝되어, 상부 전극(216)을 형성한다.

후속해서, ITO등으로 만들어진 투명 도전막이 피착되고 패터닝되어 픽셀 전극(217)을 형성한다.

이렇게 구조된 구조에서, 제1 절연막(215)는 비선형 저항 특성을 가지며, 스위칭 소자(218)은 하부 전극(213), 제1 절연막(215) 및 상부 전극(216)이 적충되는 위치에 형성된다. 스위칭 소자(218)의 크기는 약 5㎛×5㎛이다.

제4 예의 스위칭 소자에서, 제1 내지 제3 예에서 얻어진 효과 외에 다음과 같은 효과가 역시 얻어질 수 있다.

우선, 제13도와 제14도에 도시된 구조를 갖는 스위칭 소자(118)이 기술될 것이다. 제14도는 제13도에 도시된 라인 F-F를 따라 취해진 스위칭 소자(118)의 단면도이다. 제2 절연막(114)의 신호 라인(112)와 하부 전극(113)에 대한 접착력은 신호 라인(112)와 하부 전극(113)의 주변의 단차부에서 좋지 못하다. 따라서, 제2 절연막(114)가 패터닝될 때, 제2 절연막(114)를 형성하기 위해 사용되는 에천트는 제13도에 도시된 바와 같이 신호 라인(112)의 주변부와 제2 절연막(114)의 주변부의 교차부(M)과 하부 전극(113)의 주변부와 제2 절연막(114)의 주변부의 교차부(N)에서 제2 절연막(114)에 침투한다. 그 결과, MIM 소자(118)의 주변부에서 제2 절연막(114)는 부식될 수 있다. 그러나, 본 발명에 따르면, 제2 절연막(114)를 부식되지 않게 하는 것이 가능하다.

유사하게, 제15도에 도시된 바와 같은 다른 구조를 갖는 스위칭 소자(128)도 역시 이와 같은 부식의 가능성이 있다. 제16도는 제15도에 도시된 라인 G-G를 따라 취해진 스위칭 소자(128)의 단면도이다. 제1 절연막(124)와 제2 절연막(125) 사이의 접착력은 신호 라인(122)의 주변의 단차부와 하부 전극(123)에서 좋지 않다. 따라서 제2 절연막(125)가 패터닝될 때, 에천트는 제15도에 도시된 바와 같이 신호 라인(122)의 주변부와 제2 절연막(125)의 주변부의 교차부(P)와 하부 전극(123)의 주변부와 제2 절연막(125)의 주변부의 교차부(Q)에서 제1 절연막(124)와 제2 절연막(125) 사이의 부분에 침투한다. 그 결과, 본 발명에 따르면, 제2 절연막(125)가 부식되지 않게 하는 것이 가능하다.

제12(a)도에 도시된 구조에서, 제2 절연막(214)는 신호 라인(212)의 주변부와 하부 전극(213) 주변에 형성되어 스위칭 소자(218)를 둘러싸게 된다. 단차부는 신호 라인(212)의 주변부와 하부 전극(213) 주변에 형성되고, 제2 절연막(214)의 신호 라인(212)와 하부 전극(213)에 대한 접착력은 주변의 단차부에서 좋지 않게 된다. 그 결과, 제2 절연막(214)를 형성하기 위한 에천트는 신호 라인(212)의 주변부와 제2 절연막(214)의 주변부 사이의 교차부(R)에서 신호 라인(212)와 제2 절연막(214) 사이의 부분에 침투하여 신호 라인(212)와 하부 전극(213)의 주변부를 따르는 교차부(R)로부터 스위칭 소자(218)의 사이트(S)로 흘러들어간다.

그러나, 본 발명에 따르면, 교차부(R)과 신호 라인(212)와 하부 전극(213)의 주변부를 따르는 스위칭 소자(218)의 사이트(S) 사이의 거리는 약 5㎛로 설정되는데, 이는 제2 절연막(214)의 에칭 중에 제2 절연막(214)의 에천트가 도달할 수 있는 최대 거리보다 충분히 길다. 그 결과, 에천트는 스위칭 소자(218)의 사이트(S)에 도달하지 않는다.

따라서, 제2 절연막(214)는 스위칭 소자(218)의 주변부에서 에천트에 의해 부식되지 않기 때문에, 스위칭 소자(218)내의 절연 파괴 발생 확률이 감소될 수 있다.

또한, 제1 금속층(Ta 박막)으로부터 신호 라인(212)와 하부 전극(213)을 형성하는데 있어서, 테이퍼 각(θ)는 약 20°에서 약 30°사이의 범위로 설정될 수 있다. 이와 같은 경우에, 신호 라인(212)와 하부 전극(213)의 주변부는 완만하게 경사지게 되므로, 제2 절연막(214)와 신호 라인(212) 및 하부 전극(213)의 주변부 사이의 접착력은 이들 에지에서 개선될 수 있다. 그 결과, 스위칭 소자(218)로서 에천트의 침투는 보다 확실하게 방지될 수 있다.

또한, 제2 절연막(214)는 약 2500Å의 두께를 갖는 실리콘 질화물로 만들어지기 때문에, 제2 절연막(214)를 에칭하는데 필요한 시간은 약 3000Å보다 두껍게 형성되는 제2 절연막의 경우에 비해 단축될 수 있다. 따라서, 제2 절연막의 에천트가 스위칭 소자(218)의 사이트(S)에 도달하기 전에, 에칭 공정은 끝날 수 있다.

그러나, 만일 제2 절연막(214)는 약 1000Å보다 작게 설정되기 때문에, 제2 절연막(214)의 자연적인 절연 특성은 손상을 입게 된고, 막(214)에는 약간의 도전성이 발생하게 되어 스위칭 소자(218)에 고장이 발생할 가능성이 더 많아지게 된다. 따라서, 제2 절연막(214)의 두께는 1000Å과 3000Å을 포함하여 1000Å에서 3000Å 사이의 범위에 설정된다.

[실시예 5]

제17도와 제18도는 본 발명의 제5 예의 스위칭 소자(218a)를 설명한다. 제17도는 스위칭 소자(218a)의 단면도인 반면, 제18도는 제17도에 도시된 라인 B-B를 따라 취해진 스위칭 소자(218a)의 단면도이다.

제5 예에서, 제12(a)도와 제12(b)도에 도시된 바와 같이, 신호 라인(212)를 대신해서 신호 라인(219)가 제공된다. 신호 라인(219)는 그 주변부의 평탄하지 않은 부분을 포함하는 것이 특징이다.

이러한 구성에서, 제2 절연막(214)의 에천트도 역시 에칭 공정 중에 신호 라인(219)를 따라 흐른다. 그러나, 신호 라인(219)의 주변부가 평탄하지 않기 때문에, 에천트는 평탄하지 않은 부분을 통과해야 한다. 즉, 에천트가 흐르는 경로가 길어진다. 에천트 경로는 제2 절연막(214)의 크기(또는, 신호 라인(219)에 평행한 방향으로 측정되는 폭)가 작게 설정되는 때에도 충분히 길게 만들어질 수 있다. 그 결과, 신호 라인(219)와 하부 전극(213)의 주변부를 따르는 교차부(R)과 스위칭 소자(218a)의 사이트(S)간의 거리는 약 5㎛보다 같거나 크게 설정될 수 있다. 또한, 만일 평탄하지 않은 부분이 신호 라인(219)의 주변부에 제공된다면, 에천트는 스위칭 소자(218a)의 사이트(S)에 쉽게 도착할 수 없다. 그 결과, 스위칭 소자(218a)의 사이트(S)로의 에천트의 침투는 보다 확실하게 방지될 수 있다.

신호 라인(219)의 평탄하지 않은 주변부는 임의의 형태로 형성될 수 있다는 것에 주목해야 한다.

게다가, 신호 라인(219)와 하부 전극(213)의 주변부의 에지에서의 테이퍼 각(θ)는 약 20°에서 약 80°사이의 범위 내에 설정될 수 있다.

게다가, 제2 절연막(214)를 에칭하는데 필요한 시간은 제2 절연막(214)의 두께를 약 2500Å으로 설정함으로써 제2 절연막(214)의 절연 특성을 해치지 않고 단축될 수 있다.

[실시예 6]

제19도와 제20도는 본 발명의 제6 예의 스위칭 소자를 나타낸다. 제19도는 스위칭 소자(228)의 단면도인 반면, 제20도는 제19도에 도시된 라인 C-C를 따라 취해진 스위칭 소자(228)의 단면도이다.

이후부터, 스위칭 소자(228)를 제조하기 위한 공정 단계가 설명될 것이다. 우선 약 3000Å의 두께를 갖는 제1 금속층(즉, Ta 박막)이 스퍼트링 방법등을 통해 유리기판(221) 상에 피착된다. 다음으로, 포토리소그래피 방법에 의해 패터닝되어 신호 라인(222)와 하부 전극(223)을 형성한다.

다음으로, 하부 전극(223)의 표면은 양극 산화되어, 약 두께 600Å을 갖는 5산화 탄탈로 이루어진 제1 절연막(224)를 형성하게 된다.

그 후에, 약 두께 2500Å을 갖는 실리콘 질화막이 P-CVD 방법에 의해 약 300℃에서 피착된 다음, 포토리소그래피 방법에 의해 패터닝되어 제2 절연막(225)를 형성하게 된다.

다음으로, 약 4000Å의 두께를 갖는 제2 금속층(즉, Ta 박막)이 스퍼터링 방법 등에 의해 기판(221)의 전 표면에 피착되고, 그 다음, 포토리소그래피 방법 등에 의해 패터닝되어, 상부 전극(226)을 형성하게 된다.

후속해서, ITO등으로 만들어진 투명 도전막이 피착되고 패터닝되어 픽셀 전극(227)을 형성하게 된다.

이와 같이 만들어진 구조에서, 제1 절연막(224)는 비선형 특성을 가지며, 스위칭 소자(228)은 하부 전극(223), 제1 절연막(224)와 상부 전극(226)이 적층되는 위치에서 형성된다. 스위칭 소자(228)의 크기는 5㎛×5㎛이다. 액정 표시 장치의 용량비(액정층의 용량과 소자의 용량과의 비)는 약 10:1이다.

제19도에 도시된 구조에서, 단차부는 신호 라인(222)와 하부 전극(223)의 주변부 주위에 형성되며, 제1 절연막(224)와 제2 절연막(225) 사이의 접착력은 주변의 단차부에서 좋지 않게 된다. 그 결과, 제2 절연막(225)의 에천트는 신호 라인(222)의 주변부와 제2 절연막(225)의 주변부의 교차부(R)에 있는 제1 절연막(224)와 제2 절연막(225) 사이의 부분으로 침투하여 신호 라인(222)과 하부 전극(223)의 주변부를 따라 교차부(R)로부터 스위칭 소자(228)의 사이트(S)로 흐른다.

그러나, 본 발명에 따라, 신호 라인(222)와 하부 전극(223)의 주변부를 따르는 교차부(R)과 스위칭 소자(228)의 사이트(S) 사이의 거리는 약 5㎛로 설정되는데, 이거리는 제2 절연막(225)의 에천트가 제2 절연막(225)의 에칭 중에 도달할 수 있는 최대 거리보다 더 길다. 그 결과, 에천트는 스위칭 소자(228)의 사이트(S)에 도달하지 않는다.

따라서, 절연막(225)는 스위칭 소자(228)의 주변부에서 에천트에 의해 부식되지 않으므로 스위칭 소자(228)에서의 절연 파괴 가능성은 감소될 수 있다.

이 경우에, 제1 절연막(224)의 주변부의 에지에서의 데이터 각(θ)는 약 20°내지 약 80°의 범위 내에 설정될 수도 있다.

또한, 제2 절연막(225)의 두께는 약 2500Å으로 설정되기 때문에, 제2 절연막(225)를 에칭하는데 필요한 시간은 제2 절연막(225)의 절연 특성을 손상시키지 않고 단축될 수 있다.

[실시예 7]

제21도와 제22도는 본 발명의 제7 예의 스위칭 소자(228a)를 도시한다. 제21도는 스위칭 소자(228a)의 평면도를 도시하는 반면, 제22도와 제21도에 도시된 라인 D-D를 따라 취해진 스위칭 소자(228a)의 단면도를 도시한다.

제7 예에서, 제19도와 제20도에 도시된 신호 라인(222) 대신에 신호 라인(229)가 제공된다. 신호 라인(229)는 그 주변부에 평탄하지 않은 부분을 포함하는 것이 특징이다.

이러한 구성에서, 제2 절연막(225)의 에천트는 그 에칭 공정 중에 신호 라인(229)의 주변부를 따라 흐른다. 그러나, 신호 라인(229)의 주변부는 평탄하지 않기 때문에, 에천트는 평탄하지 않은 부분을 통과해야만 한다. 즉, 에천트가 흐르는 경로는 더 길어진다. 제2 절연막(225)의 크기(신호 라인(229)에 평행한 방향으로 측정되는 폭)가 줄어들더라도 에천트 경로는 충분히 길게 만들어질 수 있다. 그 결과, 신호 라인(229)와 하부 전극(223)의 주변부를 따르는 교차부(R)과 스위칭 소자(228a)의 사이트(S) 사이의 거리는 약 5㎛보다 같거나 크게 설정될 수 있다. 또한, 신호 라인(229)에 평탄하지 않은 부분이 제공된다면, 에천트는 스위칭 소자(228a)의 사이트(S)에 쉽게 도달하지 못한다. 그 결과, 에천트의 스위칭 소자(228a)의 사이트(S)로의 침투는 보다 확실하게 방지될 수 있다.

이 경우에, 제1 절연막(224)의 (제22도의) 주변부의 에지에서의 테이퍼 각(θ)는 약 20°내지 약 80°의 범위 내에 역시 설정될 수도 있다.

또한, 제2 절연막(225)를 에칭하는데 필요한 시간은 제2 절연막(225)의 두께를 2500Å으로 설정함으로써 제2 절연막(225)의 절연 특성을 해치지 않고 단축될 수 있다.

본 발명의 앞의 예에만 국한하지 않으며, 다양한 방식으로 수정될 수 있음을 이해해야 할 것이다. 예를 들어, 신호 라인의 패턴, 하부 전극, 제1 절연막, 및 상부 전극은 다양한 형태로 수정될 수 있으며, 다양한 다른 적절한 재료가 이들 라인, 막, 전극에 대해 사용될 수도 있다.

본 발명의 효과를 확인하기 위해, 본 발명자는 각 상태 하에서 다양한 구성을 갖는 스위칭 소자에서의 결함 방샐의 가능성을 측정해 보았다.

표 2는 신호 라인, 각각의 전극 및 각각의 막이 제12(a)도에 도시된 패턴으로 형성된 경우에, 에천트가 스위칭 소자(218)의 사이트(S)에 침투하기 시작하는 교차부(R)로부터의 거리의 다양한 값에 따른 결함 발생 가능성을 도시한다. 이 경우에, 약 2㎛에서 약 10㎛의 범위에서 1㎛씩 변하고 신호 라인과 하부 전극의 주변부에서의 테이퍼 각(θ)는 일정한 값으로 설정되었다.

표 3은 제17도에 도시된 패턴을 사용한 경우에, 에천트가 스위칭 소자(218a)의 사이트(S)에 침투하기 시작하는 교차부(R)로부터의 거리의 다양한 값에 따른 결함 발생 가능성을 도시한다. 이 경우에, 거리는 역시 약 2㎛에서 약 10㎛의 범위 내에서 1㎛씩 변동하고 신호 라인과 하부 전극의 주변부에서의 테이퍼 각(θ)는 상수 값으로 일정한 값으로 설정된다.

다음의 표 4는 제19도에 도시된 패턴을 이용하는 경우에 스위칭 소자(228)의 위치 S로 에천트가 침투하기 시작하는 교점 R로 부터의 여러 거리 값에 대응하는 결함 발생의 가능성을 보여주고 있다. 이 경우에, 거리는 약 2㎛ 내지 10㎛ 까지의 범위에서 1㎛씩 변화시켰고, 신호 라인 및 하부 전극 주변부에서의 테이퍼 각은 일정하게 설정하였다.

다음의 표 5는 제21도에 도시된 패턴을 이용하는 경우에 스위칭 소자(228a)의 위치 S로 에천트가 침투하기 시작하는 교점 R로 부터의 여러 거리 값에 대응하는 결함 발생의 가능성을 보여주고 있다. 이 경우에, 거리는 약 2㎛ 내지 10㎛ 까지의 범위에서 1㎛씩 변화시켰고, 신호 라인 및 하부 전극 주변에서의 테이퍼 각θ은 일정하게 설정되었다.

표 2 내지 5로부터 명백하듯이, 결함 발생의 가능성은 스위칭 소자의 위치 S로 에천트가 침투하기 시작하는 교점 R로 부터의 거리가 약 5㎛ 또는 그 보다 길을 때 감소된다.

다음의 표 6는 제12(a)도에 도시된 패턴을 이용하는 경우에 신호 라인과 하부 전극 주변에 있는 테이퍼 각θ의 여러 값들에 대응하는 결함 발생의 가능성을 보여 주고 있다. 이 경우에, 테이퍼 각θ는 약 10°내지 약 90°의 범위 내에서 5도씩 변화되었고, 스위칭 소자(218)의 위치 S로 에천트가 침투하기 시작하는 교점 R로부터의 거리는 일정하게 설정하였다.

다음의 표 7는 제19도에 도시된 패턴을 이용하는 경우에 제1 절연막의 주변에 있는 테이퍼 각θ의 여러 값들에 대응하는 결함 발생의 가능성을 보여주고 있다. 이 경우에, 테이퍼 각 θ는 약 10°내지 약 90°의 범위 내에서 5도씩 변화되었고, 스위칭 소자(228)의 위치 S로 에천트가 침투하기 시작하는 교점 R로 부터의 거리는 일정하게 설정하였다.

표 6 및 7로부터 명백하듯이, 결함 발생의 가능성은 신호 라인과 하부 전극 주변의 테이퍼 각θ 또는 제1 절연막 주변의 테이퍼 각θ가 약 20° 내지 약 80°의 범위 내에 있을 때 감소된다.

다음의 표 8은 제12(a)도에 도시된 패턴을 이용하는 경우에 실리콘 질화물로 이루어진 제2 절연막의 여러 두께 값에 대응하는 결함 발생의 가능성을 보여주고 있다. 이 경우에, 제2 절연막의 막 두께는 약 300Å 내지 약 4000Å 범위내에서 변화시켰다. 신호 라인의 하부 전극 주변의 테이퍼 각 θ는 일정하게 설정하였고, 스위칭 소자(218)의 위치 S로 침투하기 시작하는 교점 R로 부터의 거리 또한 일정하게 설정하였다.

다음의 표 9는 제12(a)도에 도시된 패턴을 이용하는 경우에 실리콘 산화물로 이루어진 제2 절연막의 여러 두께 값에 대응하는 결함 발생의 가능성을 보여주고 있다. 이 경우에, 제2 절연막의 막 두께는 약 300Å 내지 약 4000Å 범위내에서 변화시켰다. 신호 라인과 하부 전극 주변의 테이퍼 각θ는 일정하게 설정하였고, 스위칭 소자(218)의 위치 S로 에천트가 침투하기 시작하는 교점 R로 부터의 거리 또한 일정하게 설정하였다.

표 8 및 9로부터 명백하듯이, 결함 발생 가능성은 제2 절연막의 두께가 약 1000Å으로부터 약 3000Å까지의 범위내에 있을 때 감소한다.

본 발명에 따르면, 에천트가 제1 절연막의 패턴 주변과 제2 절연막의 패턴 주변 사이의 교점으로부터 제1 금속층과 제1 절연막 사이의 일부분 또는 제1 절연막과 제2 절연막 사이의 일부분으로 침투한 다음 스위칭 소자의 위치를 향하여 제1 금속층의 패턴 주변을 따라서 상기 교점으로 흘러들어 가는 경우에서도, 상기 교점으로부터 스위칭 소자의 위치 까지의 에천트 경로의 거리는 실질적으로 길게 설정된다. 결과적으로, 에칭 처리 동안 에천트가 스위칭 소자의 위치까지 도달하지 못한다.

또한, 요철 부분들은 제1 금속층의 패턴 주변에 형성되기 때문에, 에천트가 흘러들어 가는 통로가 길게 되도록 에천트가 요철 부분들을 통해서 들아가야만 한다. 결과적으로, 에천트는 스위칭 소자의 위치로 쉽게 도달할 수 없다. 결과적으로, 에천트가 스위칭 소자의 위치 내로 침투하는 것을 보다 확실하게 방지할 수 있다.

더욱이, 제2 절연막을 오버랩하는 제1 금속층의 패턴 주변의 에지에서의 테이퍼 각 또는 제2 절연막을 오버랩하는 제1 절연막의 패턴 주변의 에지에서의 테이퍼 각은 약 20°내지 약 80°범위내로 설정되기 때문에, 제1 금속층의 패턴과 제2 절연막 간의 부착력 또는 제1 금속층의 패턴 주변에 있는 제1 절연막과 제2 절연막간의 부착력이 향상될 수 있다. 결과적으로, 에천트가 스위칭 소자의 위치내로 침투하는 것을 보다 확실하게 방지할 수 있다.

더구나, 제2 절연막의 두께는 약 1000Å 내지 3000Å 범위내로 설정되어 있기 때문에 제2 절연막을 에칭하는데 요구되는 시간은 제2 절연막의 절연 특성에 손상을 주지 않고도 짧아질 수 있다. 결과적으로, 에칭 처리는 에천트가 스위칭 소자의 위치에 도달하기 전에 완료될 수 있다.

본 기술 분야에 숙련된 자이면 본 발명의 사상 및 범위를 벗어남이 없이도 본 발명에 대해 여러 수정을 가할 수 있을 것이다. 따라서, 첨부된 특허 청구 범위는 앞서 설명한 것에 한정되는 것이 아니라 보다 넓게 해석되어야 한다.

Claims (16)

1. 한 쌍의 기판과 이들 기판 사이에 끼워져 있는 액정층을 포함하는 액정 표시 장치에 있어서, 상기 한 쌍의 기판중 적어도 하나의 상기 액정층과 마주하는 표면들 상에 매트릭스 형태로 배열되어 다수의 픽셀 전극과, 다수의 신호 라인과, 2단자 비선형 소자들중 하나가 개개의 2단자 비선형 소자와 관련되어 있는 상기 픽셀 소자들중 하나와 그리고 개개의 2단자 비선형 소자와 관련되어 있는 신호 라인들중 하나와 연결되도록 형성되어 있는 다수의 2단자 비선형 소자를 포함하며, 상기 2단자 비선형 소자는 관련된 신호 라인에 연결된 하부 전극과, 하부 전극을 덮도록 형성된 절연체와, 관련된 픽셀 전극에 연결된 상부 전극을 포함하며, 상기 절연체는 상기 2단자 비선형 소자의 크기가 제2 절연막의 슬릿에 개구폭과 상기 상부 전극의 라인 폭에 의해서 결정되도록 상기 하부 전극의 에칭 에지를 덮도록 형성되어 있으며 상기 상부 전극을 상기 제1 절연막에 전기적으로 연결하는 슬릿을 갖고 있는 비선형성을 나타내는 제1 절연막과 제2 절연막을 포함하는 액정 표시 장치.
2. 제1항에 있어서, 상기 2단자 비선형 소자의 상기 하부 전극은 관련된 신호 라인의 일부이며, 상기 2단자 비선형 소자는 관련된 신호 라인의 바로 위에 형성되어 있는 액정 표시 장치.
3. 제1항에 있어서, 상기 2단자 비선형 소자의 상기 제2 절연막은 금속 질화물 또는 금속 산화물, 유기 절연체 또는 그들의 다층막으로 이루어진 막인 액정 표시 장치.
4. 한 쌍의 기판과 이 기판들 사이에 끼워져 있는 액정층을 포함하며, 상기 한 쌍의 기판중 적어도 하나의 상기 액정층과 마주보는 표면상에 매트릭스 형태로 배열되어 있는 다수의 픽셀 전극과, 다수의 신호 라인과, 2단자 비선형 소자의들중 개개의 하나가 개개의 2단자 비선형 소자와 관련되어 있는 상기 픽셀 전극들중 하나와 그리고 개개의 2단자 비선형 소자와 관련되어 있는 신호 라인들중 하나와 연결되도록 형성되어 있는 다수의 2단자 비선형 소자들을 포함하는 액정 표시 장치를 제조하는 방법에 있어서, 상기 개개의 2단자 비선형 소자를 형성하는 공정은 관련된 신호 라인에 연결된 하부 전극을 형성하는 단계와, 상기 하부 전극위에 슬릿을 갖고 있는 제2 절연막을 형성하되, 상기 제2 절연막은 선형으로 에칭된 상기 하부 전극의 양 에지를 덮도록 형성되며 상기 슬릿은 선형으로 형성된 하부 전극에 평행하게 되도록 상기 하부 전극의 상부 표면 위에 형성되는 제2 절연막 형성 단계와, 상기 하부 전극의 적어도 상부 표면을 양극 처리하므로써 비선형성을 갖고 있는 제1 절연막을 형성하는 단계와, 상기 제2 절연막의 슬릿을 직각으로 가로지르도록 상부 전극을 선형으로 형성하는 단계를 포함하는 액정 표시 장치 제조 방법.
5. 제4항에 있어서, 상기 제2 절연막은 실리콘 질화물로 만들어지며, 상기 하부 전극의 상부 표면을 양극 처리하기 위한 포밍 전압은 약 20V로부터 약 35V 까지의 범위내로 설정되는 액정 표시 장치 제조 방법.
6. 제4항에 있어서, 상기 하부 전극, 비선형성을 갖고 있는 상기 제1 절연막, 및 상기 상부 전극에 의해서 형성된 용량 C_MIM과 상기 하부 전극, 상기 제2 절연막 및 상기 상부 전극에 의해서 형성된 용량 C_add간의 관계는 C_add≤0.25×C_MIM에 의해서 정해지는 액정 표시 장치 제조 방법.
7. 한 쌍의 기판과 이 기판들 사이에 끼워져 있는 액정층을 포함하며, 상기 한 쌍의 기판중 적어도 하나의 상기 액정층과 마주보는 표면상에 매트릭스 형태로 배열되어 있는 다수의 픽셀 전극과, 다수의 신호 라인과, 2단자 비선형 소자들중 개개의 하나가 개개의 2단자 비선형 소자와 관련되어 있는 상기 픽셀 전극들중 하나와 그리고 개개의 2단자 비선형 소자와 관련되어 있는 신호 라인들중 하나와 연결되도록 형성되어 있는 다수의 2단자 비선형 소자들을 포함하는 액정 표시 장치를 제조하는 방법에 있어서, 상기 개개의 2단자 비선형 소자를 형성하는 공정은 관련된 신호 라인에 연결된 하부 전극을 형성하는 단계와, 적어도 상기 하부 전극의 상부 표면위에 양극 처리 방법으로 비선형성을 갖고 있는 제1 절연막을 형성하는 단계와, 상기 하부 전극의 상부 표면위에 슬릿을 갖고 있는 제2 절연막을 형성하되, 상기 제2 절연막은 상기 제1 절연막의 비선형성에 영향을 주지 않는 온도에서 형성되고 선형으로 에칭된 상기 하부 전극의 양 에지를 덮도록 피착되며, 상기 슬릿은 선형으로 형성된 하부 전극에 평행하게 되도록 상기 하부 전극의 상부 표면 위에 제공되는 제2 절연막 형성 단계와, 상기 제2 절연막의 상기 슬릿을 직각으로 가로지르도록 상부 전극을 선형으로 형성하는 단계를 포함하는 액정 표시 장치 제조 방법.
8. 제7항에 있어서, 상기 하부 전극, 비선형성을 갖고 있는 상기 제1 절연막, 및 상기 상부 전극에 의해서 형성된 용량 C_MIM과 상기 하부 전극, 상기 제1 절연막, 상기 제2 절연막 및 상기 상부 전극에 의해서 형성된 용량 C_add간의 관계는 C_add≤0.25×C_MIM에 의해서 정해지는 액정 표시 장치 제조 방법.
9. 제4항에 있어서, 상기 제2 절연막은 금속 질화물 또는 금속 산화물, 유기 절연막 또는 그들로 이루어진 다층막으로 만들어지는 막인 액정 표시 장치 제조 방법.
10. 제7항에 있어서, 상기 제2 절연막은 약 250℃와 같거나 그 보다 낮은 온도에서 형성되는 액정 표시 장치 제조 방법.
11. 제1금속층; 비선형 저항 특성을 갖고 있는 제1 절연막; 절연 특성을 갖고 있는 제2 절연막; 및 제2 금속층을 구비하되 상기 제1 금속층과 상기 제2 금속층은 제2 절연막을 통해서 스위칭 소자의 위치에서 오버랩되는 다층 구조를 갖고 있는 스위칭 소자에서, 상기 제2 절연막은 상기 제1 금속층의 패턴 주변을 덮도록 형성되며, 상기 제1 금속층의 패턴 주변을 따라서 상기 제1 금속층의 패턴 주변과 상기 제2 절연막의 패턴 주변 간의 교점으로부터 상기 스위칭 소자의 위치 까지의 거리는 제2 절연막을 에칭할 때 에천트가 상기 교점으로부터 상기 제1 금속층의 패턴 주변을 따라서 상기 스위칭 소자의 위치 내로 침투할 수 있는 거리 보다 긴 스위칭 소자.
12. 제11항에 있어서, 상기 제1 금속층의 패턴 주변을 따라서 상기 제1 금속층의 패턴 주변과 상기 제2 금속막의 패턴 주변 간의 교점으로부터 상기 스위칭 소자의 위치 까지의 거리는 약 5㎛와 같거나 이 보다 긴 스위칭 소자.
13. 제11항에 있어서, 상기 제1 금속층의 패턴 주변과 상기 제2 절연막의 패턴 주변 간의 교점으로부터 상기 스위칭 소자의 위치 까지 상기 제1 금속층의 패턴 주변에 요철 부분들이 형성되는 스위칭 소자.
14. 제11항에 있어서, 상기 제2 절연막을 오버랩하는 상기 제1 절연막의 패턴 주변의 에지에서의 테이퍼 각은 약 20°로부터 약 80°의 범위 내에 있는 스위칭 소자.
15. 제11항에 있어서, 상기 제2 절연막을 오버랩하는 상기 제1 절연막의 에지에서의 테이퍼 각은 약 20°내지 약 80°의 범위 내에 있는 스위칭 소자.
16. 제11항에 있어서, 상기 제2 절연막의 막 두께는 약 1000Å으로부터 약 3000Å까지의 범위내에 있는 스위칭 소자.

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