KR100233093B1 - High speed memory circuit having extended capacity - Google Patents

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Abstract

본 발명은 메모리 확장회로에서 데이터의 고속 처리를 가능하게 하는 회로를 구현하기 위한 것이다. 이러한 본 발명은 소정의 저장용량을 가지는 메모리를 다수개 연결하여 입력데이터를 저장함으로써 상기 데이터의 비트수를 확장시켜 저장 및 출력하는 메모리 확장회로에 있어서, 상기 다수 메모리를 어드레싱하기 위한 어드레스와, 메모리 출력인에이블신호와, 메모리 라이트신호와, 입력데이터가 기준클럭에 동기되어 인가되도록 처리하는 회로를 제안한다.The present invention is to implement a circuit that enables high-speed processing of data in the memory expansion circuit. The present invention relates to a memory expansion circuit in which a plurality of memories having a predetermined storage capacity are connected to store input data, thereby extending and storing and outputting the number of bits of the data, the address for addressing the plurality of memories and a memory; A circuit for processing an output enable signal, a memory write signal, and input data to be applied in synchronization with a reference clock is proposed.

Description

메모리 확장회로{HIGH SPEED MEMORY CIRCUIT HAVING EXTENDED CAPACITY}Memory expansion circuit {HIGH SPEED MEMORY CIRCUIT HAVING EXTENDED CAPACITY}

본 발명은 메모리 확장회로에 관한 것으로, 특히 데이터의 고속 처리를 가능하게 하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to memory expansion circuits, and more particularly to circuits that enable high speed processing of data.

일반적으로 FPGA(Format Programmable Gate Array)에서 사용되는 메모리(SRAM 또는 ROM)는 제한된 용량을 가지기 때문에 그 메모리가 가지는 용량보다 커다란 데이터를 처리하고자 하는 경우에는 저용량의 메모리를 여러개 연결시켜 사용하게 된다. 즉, 저용량의 메모리를 고용량의 메모리로 확장시켜 사용하는 것이다. 이와 같이 저용량의 메모리를 고용량의 메모리로 확장시키는 회로에서는 상위어드레스를 디코딩하고 이 디코딩된 결과를 가지고 저용량의 여러 메모리를 인에이블시킴으로써 확장된 비트의 데이터를 출력하게 되는 것이다.In general, since the memory (SRAM or ROM) used in the Format Programmable Gate Array (FPGA) has a limited capacity, when a large amount of data is required to be processed, the memory is connected to several low-capacity memories. In other words, the memory of low capacity is extended to the memory of high capacity. In this circuit, a low memory is expanded to a high memory, and the upper address is decoded, and the decoded result is used to output the expanded bit data by enabling various low memory memories.

도 1은 종래 기술에 따른 메모리 확장회로의 구성을 보여주는 도면으로, 외부로부터 제공되는 어드레스 ADDRESS와, 리드신호 READ와, 라이트신호 WRITE와, 기준클럭 CLK과, 입력데이터 DATA_IN을 인가받아 확장된 데이터 DATA_OUT을 출력하는 기능을 수행한다.1 is a view illustrating a configuration of a memory expansion circuit according to the related art, and includes an address ADDRESS, a read signal READ, a write signal WRITE, a reference clock CLK, and an input data DATA_IN supplied from an external source. Outputs the function.

도 1을 참조하면, 메모리 확장회로는 4개의 메모리들 61∼64를 적어도 포함하여 이루어짐으로써 메모리의 용량을 확장시키는 역할을 담당한다. 또한 메모리 확장회로는 어드레스생성기 10과, 리드 타이밍생성기 20과, 라이트 타이밍생성기 30과, 플립플롭(F/F: Flip Flop) 40과, 디코더 51,52를 포함하여 이루어진다. 상기 어드레스생성기 10, 리드 타이밍생성기 20, 라이트 타이밍생성기 30, 플립플롭 40은 각각 기준클럭 CLK에 동기된 어드레스 ADDR_L(S6),ADDR_H(S6)와, 리드신호 S8과, 라이트신호 S9와, 데이터 S10을 출력한다. 이때 어드레스생성기 10에 의해 생성된 하위어드레스 ADDR_L(S6)은 각 메모리들 61∼64의 어드레스입력단자 ADDR로 인가되어 메모리를 어드레싱하고, 상위어드레스 ADDR_H(S7)는 디코더 51,52로 인가된다.Referring to FIG. 1, the memory expansion circuit includes at least four memories 61 to 64 to expand the capacity of the memory. The memory expansion circuit includes an address generator 10, a read timing generator 20, a write timing generator 30, a flip-flop (F / F) 40, and decoders 51 and 52. The address generator 10, the read timing generator 20, the write timing generator 30, and the flip-flop 40 each have an address ADDR_L (S6), ADDR_H (S6), a read signal S8, a write signal S9, and a data S10 synchronized with the reference clock CLK. Outputs At this time, the lower address ADDR_L (S6) generated by the address generator 10 is applied to the address input terminal ADDR of each of the memories 61 to 64 to address the memory, and the upper address ADDR_H (S7) is applied to the decoders 51 and 52.

제1디코더 51과 제2디코더 52는 상기 상위어드레스 ADDR_H(S7)를 입력하여 디코딩한 후 S11∼S14신호와 S15∼S18신호를 출력한다. 이 S11∼S14신호는 메모리들 61∼64의 각 출력인에이블단자 OE로 메모리 출력인에이블신호로서 인가되고, S15∼S18신호는 메모리들 61∼64의 각 라이트신호입력단자 WR로 메모리 라이트신호로서 인가된다. 이때 제1디코더 51은 자신의 인에이블단자 EN으로 리드 타이밍생성기 20에 의해 생성된 S8신호가 인가됨에 응답하여 인에이블되며, 제2디코더 52는 자신의 인에이블단자 EN으로 라이트 타이밍생성기 30에 의해 생성된 S9신호가 인가됨에 응답하여 인에이블된다.The first decoder 51 and the second decoder 52 input and decode the upper address ADDR_H (S7), and then output the S11 to S14 signals and the S15 to S18 signals. The signals S11 to S14 are applied as memory output enable signals to the respective output enable terminals OE of the memories 61 to 64, and the signals S15 to S18 are used as memory write signals to the respective write signal input terminals WR of the memories 61 to 64. Is approved. At this time, the first decoder 51 is enabled in response to the S8 signal generated by the read timing generator 20 being applied to its enable terminal EN, and the second decoder 52 is enabled by the write timing generator 30 using its enable terminal EN. The generated S9 signal is enabled in response to being applied.

각 메모리들 61∼64는 전술한 바와 같이 OE단자로는 제1디코더 51에 의해 디코딩된 출력을 인가받으며, WR단자로는 제2디코더 52에 의해 디코딩된 출력을 인가받는다. 또한 메모리들 61∼64는 입력데이터 DATA_IN이 플립플롭 40에 의해 동기화된 후 출력되는 S10신호를 데이터입력단자 DI로 인가받으며, 어드레스 ADDRESS가 어드레스생성기 10에 의해 동기화된 후 출력되는 하위어드레스 ADDR_L(S6)을 어드레스입력단자 ADDR로 인가받는다. 상기 각 메모리들 61∼64는 WR단자로 라이트신호가 인가되는 경우에는 ADDR단자로 인가되는 어드레스가 나타내는 영역에 DI단자를 통해 인가되는 데이터를 저장하게 된다. 이와 달리 각 메모리들 61∼64는 OE단자로 리드신호가 인가되는 경우에는 ADDR단자로 인가되는 어드레스가 나타내는 영역에 저장된 데이터를 DO단자로 출력하게 된다. 이때 출력되는 데이터 DATA_OUT은 입력데이터 DATA_IN의 크기보다 2배 확장된 크기임을 알 수 있다.As described above, each of the memories 61 to 64 receives an output decoded by the first decoder 51 through the OE terminal and an output decoded by the second decoder 52 through the WR terminal. In addition, the memories 61 to 64 receive the S10 signal output after the input data DATA_IN is synchronized by the flip-flop 40 to the data input terminal DI, and the lower address ADDR_L (S6) output after the address ADDRESS is synchronized by the address generator 10. ) Is applied to the address input terminal ADDR. Each of the memories 61 to 64 stores data applied through the DI terminal in an area indicated by an address applied to the ADDR terminal when a write signal is applied to the WR terminal. In contrast, when the read signal is applied to the OE terminal, each of the memories 61 to 64 outputs the data stored in the area indicated by the address applied to the ADDR terminal to the DO terminal. At this time, it can be seen that the output data DATA_OUT is twice the size of the input data DATA_IN.

이와 같이 종래 기술에 따른 메모리 확장회로는 여러개가 연결된 저용량의 메모리를 포함하여 입력데이터를 확장된 형태로 저장하고, 또한 데이터를 확장된 형태로 출력한다. 이때 메모리 확장회로는 전술한 바와 같이 상위어드레스를 디코더로 디코딩한 후 이 디코딩결과를 이용하여 저용량의 메모리를 인에이블시키는 방식을 이용하고 있다. 그러므로 디코더에 의한 시간지연이 커지게 되는 문제점이 있다. 또한 시간지연이 커짐에 따라 메모리를 고속화하기가 어렵다는 문제점이 있다.As described above, the memory expansion circuit according to the related art stores input data in an expanded form, including a low capacity memory connected to a plurality, and also outputs the data in an expanded form. At this time, the memory expansion circuit uses a method of enabling the low-capacity memory by using the decoding result after decoding the upper address by the decoder. Therefore, there is a problem that the time delay by the decoder becomes large. In addition, as the time delay increases, it is difficult to speed up the memory.

따라서 본 발명의 목적은 고속의 데이터 처리를 가능하게 하는 메모리 확장회로를 제공함에 있다.It is therefore an object of the present invention to provide a memory expansion circuit that enables high-speed data processing.

본 발명의 다른 목적은 디코더를 이용하여 메모리를 확장시킬 시 디코더에 의한 시간지연을 줄이는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit which reduces the time delay caused by the decoder when the memory is expanded by using the decoder.

이러한 목적들을 달성하기 위한 본 발명은 소정의 저장용량을 가지는 메모리를 다수개 연결하여 입력데이터를 저장함으로써 상기 데이터의 비트수를 확장시켜 저장 및 출력하는 메모리 확장회로에 있어서, 상기 다수 메모리를 어드레싱하기 위한 어드레스와, 메모리 출력인에이블신호와, 메모리 라이트신호와, 입력데이터가 기준클럭에 동기되어 인가되도록 처리하는 회로를 제안한다.According to an aspect of the present invention, there is provided a memory expansion circuit configured to connect and store a plurality of memories having predetermined storage capacities to expand and store the number of bits of the data. A circuit for processing an address, a memory output enable signal, a memory write signal, and input data to be applied in synchronization with a reference clock is proposed.

본 발명에 따른 메모리 확장회로는, 소정 어드레스 ADDRESS중 하위어드레스 ADDR_L을 다수 메모리 61∼64를 어드레싱하기 위한 어드레스로서 생성하는 어드레스생성기 10과, 리드신호 READ에 응답하여 상기 어드레스중 상위어드레스 ADDR_H를 디코딩하고 이 디코딩결과를 상기 다수 메모리에 저장되어 있는 데이터중 상기 하위어드레스 ADDR_L에 의해 어드레싱되는 데이터를 출력시키기 위한 메모리 출력인에이블신호 S21∼S24로서 생성하는 출력인에이블신호 생성기 20,51과, 라이트신호 WRITE에 응답하여 상기 상위어드레스 ADDR_H를 디코딩하고 이 디코딩결과를 상기 다수 메모리에 데이터를 저장가능하도록 하는 메모리 라이트신호 S25∼S28로서 생성하는 라이트신호 생성기 30,52와, 기준클럭 CLK에 따라 데이터 DATA_IN을 상기 생성기들의 동작시간만큼 지연시켜 출력하는 제1수단과, 상기 기준클럭에 따라 상기 하위어드레스 ADDR_L과 상기 메모리 출력인에이블신호 S21∼S24와 상기 제1수단의 출력타이밍이 일치되도록 제어하며 상기 메모리 라이트신호 S25∼S28의 출력타이밍은 이 보다 지연되어 출력되도록 제어하는 제2수단을 적어도 포함하여 이루어지는 것을 특징으로 한다.The memory expansion circuit according to the present invention decodes an address generator 10 for generating a lower address ADDR_L as an address for addressing a plurality of memories 61 to 64 of a predetermined address ADDRESS, and a higher address ADDR_H among the addresses in response to the read signal READ. Output enable signal generators 20 and 51 for generating the decoding results as memory output enable signals S21 to S24 for outputting data addressed by the lower address ADDR_L among the data stored in the plurality of memories; and write signal WRITE. The write signal generators 30 and 52 which decode the upper address ADDR_H and generate the decoding result as memory write signals S25 to S28 which enable storing data in the plurality of memories, and data DATA_IN according to the reference clock CLK. Delay output by the generator's operation time Is controlled so that the lower address ADDR_L and the memory output enable signals S21 to S24 coincide with the output timing of the first means according to the first means, and the output timing of the memory write signals S25 to S28 is equal to this. And at least a second means for controlling the output to be delayed more.

상기 제1수단은 상기 데이터를 입력하여 상기 기준클럭에 동기화시켜 출력하는 플립플롭 40으로 구현되며, 상기 제2수단은, 상기 기준클럭을 버퍼링하여 소정 지연된 기준클럭을 출력하는 지연소자 46과, 상기 상위어드레스를 입력하여 상기 기준클럭에 동기화시켜 출력하는 제2플립플롭 42와, 상기 메모리 출력인에이블신호를 입력하여 상기 기준클럭에 동기화시켜 출력하는 제3플립플롭 43과, 상기 메모리 라이트신호를 입력하여 상기 기준클럭에 동기화시켜 출력하는 제4플립플롭 44와, 상기 제1수단 40의 출력을 입력하여 상기 기준클럭에 동기화시켜 출력하는 제5플립플롭 45로 구현된다. 그리고 반전된 상기 기준클럭과 상기 지연된 기준클럭을 입력하여 논리곱연산한 후 이 연산결과를 상기 제4플립플롭 45를 리셋시키기 위한 신호로서 출력하는 논리합게이트 47을 더 포함하여 구현된다.The first means is implemented as a flip-flop 40 for inputting the data and in synchronization with the reference clock, the second means, the delay element 46 for buffering the reference clock to output a predetermined delayed reference clock, and A second flip-flop 42 for inputting an upper address and synchronously outputting the reference clock; a third flip-flop 43 for inputting the memory output enable signal and synchronously outputting the reference clock; And a fourth flip flop 44 which is synchronized with the reference clock and output, and a fifth flip flop 45 which is input with the output of the first means 40 and synchronized with the reference clock. And a logic sum gate 47 for inputting the inverted reference clock and the delayed reference clock and performing an AND operation, and outputting the operation result as a signal for resetting the fourth flip-flop 45.

도 1은 종래 기술에 따른 메모리 확장회로의 구성을 보여주는 도면.1 is a view showing the configuration of a memory expansion circuit according to the prior art.

도 2는 본 발명에 따른 메모리 확장회로의 구성을 보여주는 도면.2 is a diagram showing the configuration of a memory expansion circuit according to the present invention;

도 3은 도 2에 도시된 메모리 확장회로의 동작타이밍을 보여주는 도면.FIG. 3 is a diagram illustrating an operation timing of the memory expansion circuit shown in FIG. 2.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used as much as possible even if displayed on different drawings. In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of the user or chip designer, and the definitions should be made based on the contents throughout the present specification.

도 2를 참조하면, 본 발명에 따른 메모리 확장회로는 도 1에 도시된 종래 기술에 따른 메모리 확장회로와 동일하게 어드레스생성기 10과, 리드 타이밍생성기 20과, 라이트 타이밍생성기 30과, 플립플롭 40과, 디코더 51,52과, 메모리들 61∼64를 포함하여 이루어진다. 그러나 본 발명에 따른 메모리 확장회로는 플립플롭 42∼45와, 버퍼 46과, 논리곱게이트 47을 더 포함하여 이루어지는 것을 특징으로 한다.Referring to FIG. 2, the memory expansion circuit according to the present invention may include the address generator 10, the read timing generator 20, the write timing generator 30, the flip-flop 40, and the like. And decoders 51 and 52 and memories 61 to 64. However, the memory expansion circuit according to the present invention is characterized by further comprising flip-flops 42 to 45, a buffer 46, and an AND gate 47.

도 2에서 제2플립플롭 42 내지 제5플립플롭 45는 하위어드레스 ADDR_L(S6)을 기준클럭 CLK에 동기화시켜 디코더 51,52의 지연과 디코더 51,52의 출력신호 S11∼S18의 지연을 보상해주는 역할을 담당한다. 왜냐하면 제2플립플롭 42, 제3플립플롭 43 및 제5플립플롭 45는 자신의 클럭단자 CK로 기준클럭 CLK를 인가받으며, 제4플립플롭 44는 버퍼 46에 의해 지연된 기준클럭 CLK(S29)를 인가받기 때문이다. 버퍼 46은 기준클럭 CLK(S5)를 입력하여 지연된 기준클럭인 신호 S29를 출력한다. 이 신호 S29는 제2플립플롭 42로부터 출력되는 어드레스 S32와 상기 제4플립플롭 44 및 제5플립플롭 45의 출력신호인 S25∼S28까지의 위상을 조정해서 데이터가 메모리 61∼64에 안정적으로 라이트되도록 하기 위한 신호이다. 논리합(AND)게이트 47은 기준클럭 CLK의 중간과 상기 버퍼 46에 의해 지연된 기준클럭의 중간까지의 펄스를 발생시켜 이를 제4플립플롭 44의 리셋신호 RESET으로 제공한다.2, the second flip-flop 42 to the fifth flip-flop 45 synchronize the lower address ADDR_L (S6) to the reference clock CLK to compensate for the delay of the decoders 51 and 52 and the delays of the output signals S11 to S18 of the decoders 51 and 52. Play a role. Because the second flip-flop 42, the third flip-flop 43 and the fifth flip-flop 45 are applied to the reference clock CLK with its clock terminal CK, and the fourth flip-flop 44 receives the reference clock CLK (S29) delayed by the buffer 46. Because it is authorized. The buffer 46 inputs the reference clock CLK (S5) and outputs a signal S29 which is a delayed reference clock. The signal S29 adjusts the phase of the address S32 output from the second flip-flop 42 and the phases S25 to S28 which are output signals of the fourth flip-flop 44 and the fifth flip-flop 45, so that data is stably written to the memories 61-64. It is a signal to make it possible. The AND gate 47 generates a pulse from the middle of the reference clock CLK and the middle of the reference clock delayed by the buffer 46 and provides it as a reset signal RESET of the fourth flip flop 44.

도 3은 도 2에 도시된 바와 같이 이루어지는 메모리 확장회로의 동작타이밍을 보여주는 도면이다.3 is a diagram illustrating an operation timing of a memory expansion circuit as shown in FIG. 2.

도 3을 참조하면, (a)는 기준클럭 CLK(S5)를 나타내며, (b)는 버퍼 46에 의해 지연된 기준클럭 S29를 나타낸다. (c)는 어드레스생성기 10에 의해 생성된 어드레스 ADDR(S6,S7)을 나타내며, (d)는 제1플립플롭 40에 의해 기준클럭 CLK에 따라 동기화된 후 출력되는 데이터 S10을 나타내며, (e)는 리드 타이밍생성기 20으로 인가되는 리드신호 READ(S2)를 나타내며, (f)는 라이트 타이밍생성기 30으로 인가되는 라이트신호 WRITE(S3)을 나타낸다. (g)는 메모리 61∼64의 어드레스로서 제공되는 제2플립플롭 42의 출력인 S32를 나타내며, (h)는 메모리 61∼64의 입력데이터로서 제공되는 제5플립플롭 45의 출력인 S31을 나타내며, (i)는 제4플립플롭 44의 리셋신호 RESET으로 인가되는 논리곱게이트 47의 출력인 S30을 나타내며, (j)는 메모리 61∼64의 출력인에이블단자 OE로 인가되는 제3플립플롭 43의 출력인 S21∼S24를 나타내며, (k)는 메모리 61∼64의 라이트신호입력단자 WR로 인가되는 제4플립플롭 44의 출력인 S25∼S28을 나타낸다. 그리고 (l)은 메모리 61∼64로부터 출력되는 데이터인 DATA_OUT을 나타낸다.Referring to FIG. 3, (a) represents the reference clock CLK (S5), (b) represents the reference clock S29 delayed by the buffer 46. (c) shows the address ADDR (S6, S7) generated by the address generator 10, (d) shows the data S10 output after being synchronized according to the reference clock CLK by the first flip-flop 40, (e) Denotes a read signal READ (S2) applied to the read timing generator 20, and (f) denotes a write signal WRITE (S3) applied to the write timing generator 30. FIG. (g) shows S32 which is the output of the second flip-flop 42 provided as the addresses of the memories 61-64, and (h) shows S31 which is the output of the fifth flip-flop 45 provided as the input data of the memories 61-64. , (i) represents S30, which is the output of the logical product gate 47 applied to the reset signal RESET of the fourth flip-flop 44, and (j) represents the third flip-flop 43, which is applied to the output enable terminal OE of the memories 61-64. Denotes S21 to S24, and (k) denotes S25 to S28 which are outputs of the fourth flip-flop 44 applied to the write signal input terminal WR of the memories 61 to 64. And (l) indicates DATA_OUT, which is data output from the memories 61 to 64.

지금, 도 2에 도시된 바와 같이 이루어지는 메모리 확장회로로 외부로부터 어드레스 ADDRESS, 리드신호 READ, 라이트신호 WRITE, 데이터 DATA_IN가 인가된다고 가정하면, 이에 대응하여 어드레스생성기 10, 리드 타이밍생성기 20, 라이트 타이밍생성기 30 및 제1플립플롭 40 각각은 기준클럭 CLK에 동기된 ADDR(S6,S7)과, S8과, S9와, S10을 생성출력한다. 이때 어드레스생성기 10에 의해 생성된 하위어드레스 ADDR_L(S6)은 제2플립플롭 42의 클럭단자 CK로 인가되는 기준클럭 CLK(S5)에 따라 리타이밍(re-timing)되어 1클럭주기만큼 지연된 후 메모리 61∼64 각각의 어드레스입력단자 ADDR로 인가된다. 이와 달리 상기 어드레스생성기 10에 의해 생성된 상위어드레스 ADDR_H(S7)는 디코더 51,52에 입력되므로, 디코더 51,52에 의해 각각 디코딩된 결과인 신호 S21∼S28이 출력된다. 이때 디코더 51,52는 각각 리드 타이밍생성기 20에 의해 생성된 리드신호 S8과, 라이트 타이밍생성기 30에 의해 생성된 라이트신호 S9에 의해 액티브(active) 또는 디액티브(deactive)된다.Now, assuming that address ADDRESS, read signal READ, write signal WRITE, and data DATA_IN are applied from the outside to the memory expansion circuit formed as shown in FIG. 2, the address generator 10, the read timing generator 20, and the write timing generator correspondingly. Each of 30 and the first flip-flop 40 generates and outputs ADDRs (S6, S7), S8, S9, and S10 synchronized with the reference clock CLK. At this time, the lower address ADDR_L (S6) generated by the address generator 10 is retimed according to the reference clock CLK (S5) applied to the clock terminal CK of the second flip-flop 42 and delayed by one clock cycle. 61 to 64 are applied to the address input terminals ADDR. In contrast, since the upper address ADDR_H (S7) generated by the address generator 10 is input to the decoders 51 and 52, signals S21 to S28 which are the results of decoding by the decoders 51 and 52, respectively, are output. At this time, the decoders 51 and 52 are activated or deactivated by the read signal S8 generated by the read timing generator 20 and the write signal S9 generated by the write timing generator 30, respectively.

상기 제1디코더 51로부터 출력되는 신호 S11∼S14는 제3플립플롭 43으로 인가되어 기준클럭 CLK에 동기되어 신호 S21∼S24로서 출력된다. 이 신호 S21∼S24는 메모리 61∼64의 각 출력인에이블단자 OE로 인가된다. 상기 제2디코더 52로부터 출력되는 신호 S15∼S18은 제4플립플롭 44으로 인가되어 버퍼 46을 통과한 기준클럭 CLK(S29)에 동기되어 신호 S25∼S28로서 출력된다. 이 신호 S25∼S28은 메모리 61∼64의 각 라이트신호입력단자 WR로 인가된다. 상기 신호 S25∼S28은 버퍼 46을 거쳐 인가된 기준클럭 CLK에 응답하여 출력되는 신호, 즉 메모리 61∼64의 어드레싱이 끝난 후에 인가되는 신호이다. 이때 기준클럭 CLK(S5)의 반주기에서부터 지연된 기준클럭 S29의 반주기 동안 논리합게이트 47은 논리합연산을 행하여 그 연산결과를 제4플립플롭 44의 리셋신호 RESET으로 인가하여 제4플립플롭 44를 리셋시킨다. 그러면 메모리 61∼64의 라이트신호로서 인가되는 제4플립플롭 44의 출력신호 S25∼S28이 다음 기준클럭의 시작전에 디액티브(de-active)되므로, 메모리 61∼64로는 안정적으로 라이트신호가 인가되고, 이에 따라 결과적으로 메모리 61∼64에는 안정적으로 데이터가 저장되게 된다.The signals S11 to S14 output from the first decoder 51 are applied to the third flip flop 43 and are output as the signals S21 to S24 in synchronization with the reference clock CLK. The signals S21 to S24 are applied to the output enable terminal OE of the memories 61 to 64. The signals S15 to S18 output from the second decoder 52 are applied to the fourth flip flop 44 and are output as the signals S25 to S28 in synchronization with the reference clock CLK (S29) passing through the buffer 46. The signals S25 to S28 are applied to each write signal input terminal WR of the memories 61 to 64. The signals S25 to S28 are signals output in response to the reference clock CLK applied through the buffer 46, that is, signals applied after the addressing of the memories 61 to 64 ends. At this time, during the half period of the reference clock S29 delayed from the half period of the reference clock CLK (S5), the logic sum gate 47 performs a logic operation to apply the operation result to the reset signal RESET of the fourth flip flop 44 to reset the fourth flip flop 44. Then, since the output signals S25 to S28 of the fourth flip-flop 44 which are applied as the write signals of the memories 61 to 64 are de-active before the start of the next reference clock, the write signals are stably applied to the memories 61 to 64. As a result, data are stably stored in the memories 61 to 64.

상술한 바와 같은 본 발명에 따른 회로는 전체적으로 1클럭 주기만큼 지연을 가져온다. 그러나 메모리 억세스시간은 디코더의 지연이 없이 클럭의 입력에서 메모리 억세스시간밖에 지연이 생기지 않기 때문에 고속의 메모리 억세스를 가능하게 하는 이점이 있다.The circuit according to the present invention as described above results in a delay of one clock cycle as a whole. However, the memory access time has the advantage of enabling high speed memory access because only the memory access time is delayed at the input of the clock without delay of the decoder.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims (4)

외부로부터 소정 어드레스와, 리드신호와, 라이트신호와, 기준클럭과, 데이터를 인가받으며, 소정의 저장용량을 가지는 메모리를 다수개 연결하여 상기 데이터를 저장함으로써 상기 데이터의 비트수를 확장시켜 저장 및 출력하는 메모리 확장회로에 있어서,It stores the data by connecting a plurality of memories having a predetermined address, a read signal, a write signal, a reference clock, and data, and having a predetermined storage capacity from the outside, thereby storing the data by extending the number of bits In the memory expansion circuit for outputting, 상기 어드레스중 하위어드레스를 상기 다수 메모리를 어드레싱하기 위한 어드레스로서 생성하는 어드레스생성기와,An address generator for generating a lower address among the addresses as an address for addressing the plurality of memories; 상기 리드신호에 응답하여 상기 어드레스중 상위어드레스를 디코딩하고 이 디코딩결과를 상기 다수 메모리에 저장되어 있는 데이터중 상기 하위어드레스에 의해 어드레싱되는 데이터를 출력시키기 위한 메모리 출력인에이블신호로서 생성하는 출력인에이블신호 생성기와,An output enable for decoding an upper address among the addresses in response to the read signal and generating the decoding result as a memory output enable signal for outputting data addressed by the lower address among data stored in the plurality of memories; Signal generator, 상기 라이트신호에 응답하여 상기 어드레스중 상위어드레스를 디코딩하고 이 디코딩결과를 상기 다수 메모리에 데이터를 저장가능하도록 하는 메모리 라이트신호로서 생성하는 라이트신호 생성기와,A write signal generator for decoding an upper address among the addresses in response to the write signal and generating the decoding result as a memory write signal for storing data in the plurality of memories; 상기 기준클럭에 따라 상기 데이터를 상기 생성기들의 동작시간만큼 지연시켜 출력하는 제1수단과,First means for delaying and outputting the data by an operation time of the generators according to the reference clock; 상기 기준클럭에 따라 상기 하위어드레스와 상기 메모리 출력인에이블신호와 상기 제1수단의 출력타이밍이 일치되도록 제어하며 상기 메모리 라이트신호의 출력타이밍은 이 보다 지연되어 출력되도록 제어하는 제2수단을 적어도 포함하여 이루어짐을 특징으로 하는 메모리 확장회로.At least a second means for controlling the lower address, the memory output enable signal and the output timing of the first means to coincide according to the reference clock, and the output timing of the memory write signal is controlled to be delayed more than this. Memory expansion circuit, characterized in that made by. 제1항에 있어서, 상기 제1수단은, 상기 데이터를 입력하여 상기 기준클럭에 동기화시켜 출력하는 플립플롭임을 특징으로 하는 메모리 확장회로.2. The memory expansion circuit of claim 1, wherein the first means is a flip-flop for inputting the data and synchronizing with the reference clock to output the data. 제1항 또는 제2항에 있어서, 상기 제2수단은,The method according to claim 1 or 2, wherein the second means, 상기 기준클럭을 버퍼링하여 소정 지연된 기준클럭을 출력하는 지연소자와,A delay element for buffering the reference clock and outputting a predetermined delayed reference clock; 상기 하위어드레스를 입력하여 상기 기준클럭에 동기화시켜 출력하는 제2플립플롭과,A second flip-flop that inputs the lower address and synchronizes with the reference clock for output; 상기 메모리 출력인에이블신호를 입력하여 상기 기준클럭에 동기화시켜 출력하는 제3플립플롭과,A third flip-flop that receives the memory output enable signal and synchronizes the output signal with the reference clock; 상기 메모리 라이트신호를 입력하여 상기 기준클럭에 동기화시켜 출력하는 제4플립플롭과,A fourth flip flop for inputting the memory write signal and synchronizing with the reference clock to output the memory write signal; 상기 제1수단의 출력을 입력하여 상기 기준클럭에 동기화시켜 출력하는 제5플립플롭으로 이루어짐을 특징으로 하는 메모리 확장회로.And a fifth flip flop for inputting the output of the first means and synchronizing the output with the reference clock. 제3항에 있어서,The method of claim 3, 반전된 상기 기준클럭과 상기 지연된 기준클럭을 입력하여 논리곱연산한 후 이 연산결과를 상기 제4플립플롭을 리셋시키기 위한 신호로서 출력하는 논리합게이트를 더 포함함을 특징으로 하는 메모리 확장회로.And a logic sum gate for inputting the inverted reference clock and the delayed reference clock and performing a logical multiplication, and outputting the operation result as a signal for resetting the fourth flip-flop.
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