KR100231726B1 - A fabrication method of flash memory cell - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 단차의 증가로 인한 불량의 발생을 방지하기 위하여 프로그램 게이트상에 형성된 절연막의 두께를 감소시키므로써 후속 공정의 진행이 용이해지며 소자의 동작 특성이 향상될 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory cell, in which the thickness of an insulation film formed on a program gate is reduced to prevent the occurrence of defects due to an increase in level difference, And more particularly, to a method of manufacturing a flash memory cell.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 스프리트 게이트형(Split-Gate Type) 플래쉬 메모리 셀의 단차를 감소시킬 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory cell, and more particularly, to a method of manufacturing a flash memory cell capable of reducing a step of a split-gate type flash memory cell.
일반적으로 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가지는 플래쉬(Flash) 이이피롬(EEPROM; Electrically Erasable Programable Read Only Memory)과 같은 메모리 소자의 메모리 셀은 게이트 전극의 형태에 따라 적층-게이트형(Stact-Gate Type) 및 스프리트-게이트형으로 나누어지는데, 그러면 종래의 스프리트-게이트형 플래쉬 메모리 셀을 제1도를 통해 설명하면 다음과 같다.Generally, a memory cell of a memory device such as a flash EEPROM (Electronic Erasable Programmable Read Only Memory) having an electric program and an erasure function is formed in a stacked-gate type (Static-Gate Type) and a split-gate type. The conventional split-gate type flash memory cell will now be described with reference to FIG. 1.
제1도는 종래의 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도로서, 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 프로그램 게이트(5)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극상에 절연막(6) 및 반사 방지막(7)이 순차적으로 적층된다. 또한 상기 게이트 전극 일측부의 상기 실리콘 기판(1)에는 드레인 영역(9)이 형성되며 상기 게이트 전극의 다른 일측부로부터 소정 거리 이격된 상기 실리콘 기판(1)에는 소오스 영역(8)이 형성된다. 그리고 상기 게이트 전극의 일측벽에는 절연막 스페이서(10B)가 형성되며 상기 게이트 전극의 다른 측벽 및 상기 드레인 영역(9)의 실리콘 기판(1)상에는 산화막(10)이 형성되고 상기 소오스 영역(8) 방향의 실리콘 기판(1)상에는 셀렉트 게이트 산화막(10A)이 형성된다. 또한 상기 셀렉트 게이트 산화막(10A), 절연막 스페이서(10B) 및 산화막(10)을 포함하는 전체 상부면에는 폴리실리콘층(11A) 및 실리사이드층(11B)이 순차적으로 적층된 폴리사이드 구조의 셀렉트 게이트(11)가 형성된다.1 is a cross-sectional view of a device for explaining a conventional flash memory cell in which a tunnel oxide film 2, a floating gate 3, a dielectric film 4 and a program gate 5 are sequentially formed on a silicon substrate 1 A laminated gate electrode is formed, and an insulating film 6 and an antireflection film 7 are sequentially stacked on the gate electrode. A drain region 9 is formed on the silicon substrate 1 on one side of the gate electrode and a source region 8 is formed on the silicon substrate 1 spaced a predetermined distance from the other side of the gate electrode. An insulating film spacer 10B is formed on one side wall of the gate electrode and an oxide film 10 is formed on the other side wall of the gate electrode and the silicon substrate 1 of the drain region 9, The select gate oxide film 10A is formed on the silicon substrate 1 of FIG. A polysilicon layer 11A and a silicide layer 11B are sequentially stacked on the entire upper surface including the select gate oxide film 10A, the insulating film spacer 10B and the oxide film 10, 11 are formed.
상기와 같이 이루어진 플래쉬 메모리 셀의 프로그램 게이트(5)와 셀렉트 게이트(11)간에는 전기적 절연을 위하여 절연막(6) 및 절연막 스페이서(10B)가 형성되며 상기 절연막(6)은 중간온도 산화막(MTO)으로 형성된다. 그런데 중간온도 산화막은 100 : 1의 BOE(Buffered Oxide Etchant) 용액에서 10 내지 13 Å/초(Sec)의 식각 속도를 갖기 때문에 상기 프로그램 게이트(5)를 패터닝하는 과정에서 상기 절연막(6)의 손실이 많아지게 된다. 그러므로 이를 고려하여 상기 절연막(6)을 1000Å정도로 두껍게 형성하는데, 이에 의해 상기 셀렉트 게이트(11)의 높이가 증가된다. 따라서 상기 셀렉트 게이트(11)의 높이 증가에 따른 단차의 증가로 인해 상기 실리사이드층(11B)을 형성하기 위한 금속의 증착시 층덮힘(Step-coverage)이 불량해지며, 이러한 층덮힘 불량에 의해 상기 셀렉트 게이트(11)를 패터닝하는 과정에서 찌꺼기가 발생되거나 패터닝 불량이 발생되어 워드 라인(Word Line)으로 사용되는 상기 셀렉트 게이트(11)의 단선 또는 자체 저항값 증가 등의 문제가 발생된다. 그리고 이러한 문제는 소자의 고집적화에 따른 동작 속도의 저하를 방지하기 위해 워드 라인으로 사용되는 상기 셀렉트 게이트(11)를 폴리사이드 구조로 형성하는 목적을 이루지 못하게 한다. 또한 상기 단차의 증가에 의해 상기 셀렉트 게이트(11)를 형성하기 위한 패터닝 공정시 폴리실리콘 및 텅스텐 실리사이드(WSiX)의 찌꺼기(Residue)가 생성되며 상기 찌꺼기에 의해 상기 셀렉트 게이트(11)간의 단락(Short)이 발생되어 소자의 불량이 발생된다.An insulating film 6 and an insulating film spacer 10B are formed between the program gate 5 and the select gate 11 of the flash memory cell for electrical insulation and the insulating film 6 is formed as an intermediate temperature oxide film MTO . However, since the intermediate temperature oxide film has an etching rate of 10 to 13 A / sec (Sec) in a BOE (Buffered Oxide Etchant) solution of 100: 1, in the process of patterning the program gate 5, . Therefore, the insulating film 6 is formed to have a thickness of about 1000 Å in consideration of this, whereby the height of the select gate 11 is increased. Therefore, the step coverage of the metal for forming the silicide layer 11B becomes poor due to the increase in the step height as the height of the select gate 11 increases, The select gate 11 may be damaged during the patterning of the select gate 11, or the patterning may be defective, resulting in disconnection of the select gate 11 used as a word line or an increase in the resistance of the select gate 11. This problem can not be solved by forming the select gate 11, which is used as a word line, in a polycide structure in order to prevent a decrease in operation speed due to high integration of devices. In addition, a residue of polysilicon and tungsten silicide (WSi x ) is generated during the patterning process for forming the select gate 11 by the increase of the stepped portion, and a short circuit between the select gates 11 Short) is generated and the element is defective.
따라서 본 발명은 프로그램 게이트를 형성하기 위한 폴리실리콘층의 표면을 산화시켜 절연막을 형성함으로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.Therefore, it is an object of the present invention to provide a method of manufacturing a flash memory cell capable of solving the above-mentioned disadvantages by oxidizing a surface of a polysilicon layer for forming a program gate to form an insulating film.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 터널 산화막, 제1폴리실리콘층, 유전체막 및 제2폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제2폴리실리콘층의 표면을 산화시켜 절연막을 형성한 후 상기 절연막상에 반사 방지막을 형성하는 단계와, 상기 단계로부터 상기 반사 방지막, 절연막, 제2폴리실리콘층, 유전체막, 제1폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 터널 산화막, 플로팅 게이트, 유전체막, 프로그램 게이트, 절연막 및 반사 방지막이 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 일측부의 상기 실리콘 기판에는 드레인 영역이 형성되며 상기 게이트 전극의 다른 일측부로부터 소정 거리 이격된 상기 실리콘 기판에는 소오스 영역이 형성되도록 불순물 이온 주입 공정을 실시하는 단계와, 상기 단계로부터 전체 상부면에 셀렉트 게이트 산화막 및 셀렉트 게이트를 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하며, 상기 절연막은 400 내지 600 Å의 두께로 형성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method for fabricating a semiconductor device, comprising: sequentially forming a tunnel oxide layer, a first polysilicon layer, a dielectric layer, and a second polysilicon layer on a silicon substrate; Forming an antireflection film on the insulating film by oxidizing the antireflection film, the insulating film, the second polysilicon layer, the dielectric film, the first polysilicon layer, and the tunnel oxide film sequentially from the step of patterning Forming a gate electrode having a structure in which a tunnel oxide film, a floating gate, a dielectric film, a program gate, an insulating film, and an antireflection film are sequentially laminated, and a drain region is formed in the silicon substrate on one side of the gate electrode A source region is formed in the silicon substrate spaced a predetermined distance from the other side of the gate electrode Forming a select gate oxide film and a select gate on the entire upper surface from the step of forming the select gate oxide film and the select gate, wherein the insulating film is formed to a thickness of 400 to 600 angstroms .
제1도는 종래의 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도.FIG. 1 is a cross-sectional view of a conventional flash memory cell. FIG.
제2a도 내지 제2e도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.2a through 2e are sectional views of a device for explaining a method of manufacturing a flash memory cell according to the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 및 21 : 실리콘 기판 2 및 22 : 터널 산화막1 and 21: silicon substrates 2 and 22: tunnel oxide film
3 및 23A : 플로팅 게이트 4 및 24 : 유전체막3 and 23A: floating gates 4 and 24: dielectric film
5 및 25A : 프로그램 게이트 6 및 26 : 절연막5 and 25A: program gates 6 and 26: insulating film
7 및 27 : 반사 방지막 8 및 28 : 소오스 영역7 and 27: antireflection films 8 and 28: source regions
9 및 29 : 드레인 영역 10 및 30 : 산화막9 and 29: drain regions 10 and 30: oxide film
10A 및 30A : 셀렉트 게이트 산화막 10B 및 30B : 절연막 스페이서10A and 30A: select gate oxide films 10B and 30B: insulating film spacer
11 및 31 : 셀렉트 게이트 11A : 폴리실리콘층11 and 31: select gate 11A: polysilicon layer
11B 및 31B : 실리사이드층 23 : 제1폴리실리콘층11B and 31B: a silicide layer 23: a first polysilicon layer
25 : 제2폴리실리콘층 31A : 제3폴리실리콘층25: second polysilicon layer 31A: third polysilicon layer
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2e도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 제2a도는 실리콘 기판(11)상에 터널 산화막(22), 제1폴리실리콘층(23), 유전체막(24) 및 제2폴리실리콘층(25)을 순차적으로 형성한 상태의 단면도로서, 상기 제1 및 제2폴리실리콘층(23 및 25)에는 불순물 이온이 도핑(Doping)된다.2A and 2E are cross-sectional views of a device for explaining a method of manufacturing a flash memory cell according to the present invention, wherein a tunnel oxide film 22, a first polysilicon layer 23, A dielectric film 24 and a second polysilicon layer 25 are sequentially formed on the first polysilicon layer 23 and the second polysilicon layer 25, and the first and second polysilicon layers 23 and 25 are doped with impurity ions.
제2b도는 상기 제2폴리실리콘층(15)의 표면을 산화시켜 400 내지 600Å 두께의 절연막(26)을 형성한 후 상기 절연막(26)상에 반사 방지막(27)을 형성한 상태의 단면도로서, 상기 산화 공정은 건식으로 실시한다.2B is a cross-sectional view of a state where the surface of the second polysilicon layer 15 is oxidized to form an insulating film 26 having a thickness of 400 to 600 Å and then an antireflection film 27 is formed on the insulating film 26, The oxidation process is carried out dry.
제2c도는 상기 반사 방지막(27), 절연막(26), 제2폴리실리콘층(25), 유전체막(24), 제1폴리실리콘층(23) 및 터널 산화막(22)을 순차적으로 패터닝하므로써 터널 산화막(22), 플로팅 게이트(23A), 유전체막(24) 및 프로그램 게이트(25A)가 순차적으로 적층된 게이트 전극이 형성되며 상기 게이트 전극상에 절연막(26) 및 반사 방지막(27)이 순차적으로 적층된 구조가 형성된 상태의 단면도이다.The second polysilicon layer 25, the dielectric film 24, the first polysilicon layer 23, and the tunnel oxide film 22 are sequentially patterned to form the antireflection film 27, the insulating film 26, the second polysilicon layer 25, A gate electrode in which an oxide film 22, a floating gate 23A, a dielectric film 24 and a program gate 25A are sequentially stacked is formed and an insulating film 26 and an antireflection film 27 are sequentially formed on the gate electrode Sectional view of a state in which a laminated structure is formed.
제2d도는 상기 게이트 전극 일측부의 상기 실리콘 기판(21)에는 드레인 영역(29)이 형성되며 상기 게이트 전극의 다른 일측부로부터 소정 거리 이격된 상기 실리콘 기판(21)에는 소오스 영역(28)이 형성되도록 불순물 이온 주입 공정을 실시한 후 상기 게이트 전극의 일측벽에는 절연막 스페이서(30B)를 형성하고 상기 게이트 전극의 다른 측벽 및 상기 드레인 영역(29)의 실리콘 기판(11)상에는 산화막(30)을 형성하며 상기 소오스 영역(28) 방향의 실리콘 기판(11)상에는 셀렉트 게이트 산화막(30A)을 형성한 상태의 단면도이다.A drain region 29 is formed in the silicon substrate 21 on one side of the gate electrode and a source region 28 is formed in the silicon substrate 21 spaced a predetermined distance from the other side of the gate electrode An insulating film spacer 30B is formed on one side wall of the gate electrode and an oxide film 30 is formed on the other side wall of the gate electrode and the silicon substrate 11 of the drain region 29 And a select gate oxide film 30A is formed on the silicon substrate 11 in the direction of the source region 28. In FIG.
제2e도는 전체 상부면에 제3폴리실리콘층(31A) 및 실리사이드층(31B)을 순차적으로 형성한 후 패터닝하여 폴리사이드 구조를 갖는 셀렉트 게이트(31)를 형성한 상태의 단면도로서, 상기 제3폴리실리콘층(31A)에는 불순물 이온이 도핑된다.2E is a cross-sectional view of a state in which a select gate 31 having a polycide structure is formed by sequentially forming a third polysilicon layer 31A and a silicide layer 31B on the entire upper surface and patterning the polysilicon layer 31A and the silicide layer 31B, The polysilicon layer 31A is doped with impurity ions.
상기 제2폴리실리콘층(25)의 표면을 산화시켜 형성한 상기 절연막(26)은 100 : 1의 BOE용액에서 2Å/초 정도의 식각 속도를 갖는다. 그러므로 상기 프로그램 게이트(25A)를 패터닝하는 과정에서 발생되는 손실을 고려하여 상기 절연막(26)의 두께를 증가시키지 않아도 된다. 따라서 상기 절연막(26)의 두께 감소에 의해 상기와 같이 형성된 플래쉬 메모리 셀의 게이트 전극의 높이는 종래보다 감소되기 때문에 상기 제3폴리실리콘층(31A) 및 실리사이드층(31B)의 두께가 일정하게 형성된다. 또한 상기 게이트 전극 패터닝시 단차의 증가에 의한 폴리실리콘 및 텅스텐 실리사이드(WSiX) 찌꺼기의 생성이 방지된다.The insulating film 26 formed by oxidizing the surface of the second polysilicon layer 25 has an etching rate of about 2 Å / second in a 100: 1 BOE solution. Therefore, it is not necessary to increase the thickness of the insulating layer 26 in consideration of a loss occurring in the process of patterning the program gate 25A. Therefore, the thickness of the third polysilicon layer 31A and the silicide layer 31B are formed to be constant since the height of the gate electrode of the flash memory cell formed as described above is reduced by the decrease in the thickness of the insulating film 26 . In addition, generation of polysilicon and tungsten suicide (WSi x ) scum due to an increase in the step height at the time of patterning the gate electrode is prevented.
상술한 바와 같이 본 발명에 의하면 셀렉트 게이트를 형성하기 위한 폴리실리콘층의 표면을 산화시켜 절연막을 형성하므로써 셀렉트 게이트의 높이 증가가 방지된다. 그러므로 후속 공정의 진행이 용이해지고 게이트 전극의 높이에 의한 단차로 인해 발생되는 불량이 방지되며, 또한 소자의 전지적 특성도 향상될 수 있는 탁월한 효과가 있다.As described above, according to the present invention, the surface of the polysilicon layer for forming the select gate is oxidized to form an insulating film, thereby preventing the height of the select gate from increasing. Therefore, it is possible to facilitate the progress of the subsequent process, to prevent the defect caused by the step due to the height of the gate electrode, and to improve the cell characteristics of the device.
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