KR100230794B1 - Method for manufacturing a semiconductor device of soi structure - Google Patents
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Abstract
본 발명은 절연체 위의 실리콘(이하 'SOI'라 한다) 구조 반도체소자의 제조방법에 관한 것으로, 바디 실리콘층이 바이어스가 형성되도록 함으로써, 플로우팅 바디효과를 방지하여 기생 바이폴라 트랜지스터의 특성에 의한 이상거동효과 및 항복전압의 저하를 개선하기 위한 것이다. 이에 본 발명에 따른 SOI구조 반도체소자의 제조방법에 있어서 게이트영역에는 폴리실리콘층과 캡산화막이 있고, 제2소오스영역에는 폴리실리콘만 있는 소정의 중간 게이트패턴을 형성한 후, 바디 실리콘층과 같은 타입의 고에너지 이온을 주입함으로써, 상기 패턴에서 폴리실리콘층만 있는 영역의 하부 즉, 바디 실리콘층의 상단부에 제2소오스가 형성된다. 이에 따라 바디 실리콘층이 제2소오스와 바이어스를 형성함으로서, 부유(floating)상태가 되지 않게 되어 플로우팅 바디효과가 방지된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a silicon (hereinafter referred to as "SOI") structured semiconductor device on an insulator, wherein a bias is formed in the body silicon layer, thereby preventing the floating body effect, thereby causing an abnormality due to the characteristics of parasitic bipolar transistors. This is to improve the behavior effect and the drop in breakdown voltage. Accordingly, in the method for manufacturing an SOI structure semiconductor device according to the present invention, a predetermined silicon gate pattern including only a polysilicon layer and a cap oxide film is formed in a gate region, and a polysilicon is formed in a second source region, and then a body silicon layer, By implanting high-energy ions of the type, a second source is formed in the pattern below the region having only the polysilicon layer, i.e., the upper end of the body silicon layer. Accordingly, the body silicon layer forms a bias with the second source, so that the body silicon layer does not become a floating state, thereby preventing the floating body effect.
Description
제1도는 종래 기술에 따른 절연체 위의 실리콘 구조 반도체소자를 도시한 단면도.1 is a cross-sectional view showing a silicon structure semiconductor device over an insulator according to the prior art.
제2도의 (a)와 (b)는 본 발명에 따른 절연체 위의 실리콘 구조 반도체 소자를 도시한 도면으로서, (a)도는 평면도, (b)도는 상기 (a)도의 A-A' 및 B-B'로 표시된 영역의 단면과 그 회로구성을 도시한 단면도.2 (a) and 2 (b) show a silicon structure semiconductor device on an insulator according to the present invention, (a) is a plan view, (b) is a AA 'and B-B' in (a). Sectional drawing showing the cross section of the area | region shown and the circuit structure.
제3도의 (a)와(a') 내지 (c)는 본 발명에 다른 절연체 위의 실리콘 구조 반도체소자의 제조방법을 도시한 공정수순도.(A) and (a ') to (c) of FIG. 3 are process steps showing a method for manufacturing a silicon structure semiconductor device on an insulator according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 매립된 벌크 산화층 12 : P형 바디 실리콘층11 buried bulk oxide layer 12 p-type body silicon layer
13 : 고농도 P형 불순물층 15 : 드레인13: high concentration P-type impurity layer 15: drain
16 : 제1소오스 17 : 제2소오스16: first source 17: second source
15a,16a,17a : 콘택 18 : 게이트 산화막15a, 16a, 17a: contact 18: gate oxide film
20 : 게이트20: gate
본 발명은 절연체 위의 실리콘(silicon on insulator; 이하 'SOI'라 한다) 구조 반도체소자에 관한 것으로, 특히 소오스를 양분하여 각각의 영역에 서로 다른 타입의 불순물을 주입하고, 이 중에서 바디 실리콘층과 같은 타입의 불순물이 주입되어 형성된 소오스영역과 바디 실리콘층(body silicon)이 바이어스(bias)가 형성되도록 함으로써, 플로우팅 바디효과를 방지하여 기생 바이폴라 트랜지스터(parastic bipolar transistor)의 특성에 의한 이상거동효과(kink effect) 및 항복전압(breakdown voltage)의 저하를 개선한 SOI구조 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a structured semiconductor device of silicon on insulator (hereinafter referred to as " SOI "). In particular, a source of different types of impurities are injected into each region by dividing a source, wherein a body silicon layer Bias is formed between the source region and the body silicon layer formed by implanting the same type of impurity, thereby preventing the floating body effect and thus the abnormal behavior effect due to the characteristics of the parasitic bipolar transistors. The present invention relates to a method for manufacturing an SOI structure semiconductor device in which a decrease in kink effect and breakdown voltage is improved.
종래 기술에 따른 SOI구조 반도체소자에 대해서 첨부한 제1도를 참조하여 설명하면 다음과 같다.The SOI structure semiconductor device according to the related art will be described with reference to the accompanying FIG. 1 as follows.
제1도는 종래 SOI구조 씨모스(CMOS)소자에 있어서 N형 트랜지스터를 도시한 단면도로서, 이에 도시된 바와 같이 SOI구조 트랜지스터는 실리콘기판(1)위에 형성된 매립된 벌크 산화막(buried bulk oxide) 및 선택산화 분리산화막(Locos Isolasion Oxide)에 의한 소자절연층(2)과; 상기 소자절연층(2)에 의하여 완전히 절연된 소오스/드레인(3,4) 및 바디 실리콘층(body silicon)(5)과; 상기 바디 실리콘층(5)위에 형성된 게이트 산화막(8) 및 그 위에 형성된 게이트(9)로 구성되었다.FIG. 1 is a cross-sectional view showing an N-type transistor in a conventional SOI structure CMOS device. As shown therein, an SOI structure transistor includes a buried bulk oxide and a selection of a buried bulk oxide formed on the silicon substrate 1. A device insulating layer (2) by oxidative isolation oxide (Locos Isolasion Oxide); Source / drain (3,4) and body silicon layers (5) completely insulated by the device insulating layer (2); A gate oxide film 8 formed on the body silicon layer 5 and a gate 9 formed thereon.
한편, 상기와 같이 구성된 SOI구조 트랜지스터는 일반적으로, 드레인(4)에는 소정의 전원전압(VDD)이 인가되고 소오스(3)는 접지된다.On the other hand, in the SOI structure transistor configured as described above, a predetermined power supply voltage V DD is generally applied to the drain 4 and the source 3 is grounded.
이와 같은 종래의 SOI구조 트랜지스터는 바디 실리콘층에 콘택(body contact)을 형성하기 어려운 구조로서, 그 바디 실리콘층이 전기적으로 부유(floating) 상태가 되어 있기 때문에 소자의 정상적인 동작시 플로우팅 바디효과가 발생하게 된다. 이에 따라, 기생 바이폴라 트랜지스터의 특성에 의한 이상거동효과 및 항복전압의 저하 등의 문제점이 있었다.Such a conventional SOI structure transistor has a structure in which it is difficult to form a body contact in the body silicon layer, and since the body silicon layer is electrically floating, there is no floating body effect during normal operation of the device. Will occur. Accordingly, there are problems such as abnormal behavior effect and lowering of breakdown voltage due to the characteristics of parasitic bipolar transistors.
이에 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소오스를 양분하여 각각 서로 다른 타입의 불순물을 주입하고, 이 중에서 바디 실리콘층과 같은 타입의 불순물이 주입된 소오스 영역과 바디 실리콘층이 바이어스가 형성되도록 함으로서, 플로우팅 바디효과를 방지하여 기생 바이폴라 트랜지스터의 특성에 의한 이상거동효과 및 항복전압의 저하를 개선한 SOI구조 반도체소자의 제조방법을 제공함을 그 목적으로 한다.Accordingly, the present invention has been devised to solve the above-described problems, and source and body silicon infused with impurities of different types by dividing the source, respectively, of which source impurities are implanted, such as a body silicon layer. It is an object of the present invention to provide a method for manufacturing an SOI structure semiconductor device in which a bias is formed, thereby preventing a floating body effect and improving an abnormal behavior effect and a drop in breakdown voltage due to parasitic bipolar transistor characteristics.
상기와 같이 구성된 SOI구조 반도체소자의 본 발명에 따른 제조방법은 매립된 벌크 산화층위에 바디 실리콘층과 게이트 산화막을 형성한 후, 그 위에 게이트용 폴리실리콘층과 캡산화막을 증착하고, 그 폴리실리콘층과 캡산화막을 패터닝하여 게이트영역과 제2소오스영역에 제1패턴을 형성하는 공정과; 상기 제1패턴을 형성한 폴리실리콘층과 캡산화막을 마스크로 하여 바디 실리콘층과 반대 타입의 저에너지 이온을 주입하여 제1소오스와 드레인을 형성하는 공정과; 상기 제1패턴에 있어서 제2소오스영역의 캡산화막을 제거하여 제2패턴을 형성하는 공정과; 상기 결과물에 대하여 바디 실리콘층과 같은 타입의 고에너지 이온을 주입하여 폴리실리콘층 하부의 바디 실리콘층 상부에 제2소오스를 형성하는 공정과; 상기 제2패턴의 제2소오스영역에 있는 폴리실리콘층을 패터닝하여 제3패턴(게이트패턴)을 형성한 후, 콘택 및 금속배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In the manufacturing method according to the present invention of the SOI structure semiconductor device configured as described above, after forming a body silicon layer and a gate oxide film on the buried bulk oxide layer, a gate polysilicon layer and a cap oxide film are deposited thereon, and the polysilicon layer Patterning the cap oxide film to form a first pattern in the gate region and the second source region; Forming a first source and a drain by injecting low energy ions of a type opposite to the body silicon layer using the polysilicon layer and the cap oxide layer on which the first pattern is formed as a mask; Removing the cap oxide film of the second source region in the first pattern to form a second pattern; Implanting high energy ions of the same type as the body silicon layer to the resultant to form a second source on the body silicon layer below the polysilicon layer; And forming a third pattern (gate pattern) by patterning the polysilicon layer in the second source region of the second pattern, and then forming a contact and a metal wiring.
이하, 본 발명에 다른 SOI구조 반도체소자의 제조방법에 대한 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings a preferred embodiment of a method for manufacturing a SOI structure semiconductor device according to the present invention will be described in detail.
먼저, 제2도의 (a)는 본 발명에 따른 SOI구조 씨모스소자의 N형 트랜지스터를 도시한 평면도이고, (b)도는 그 N형 트랜지스터의 두 소오스영역을 중심으로 절단한(A-A' 과 B-B') 단면과 그 회로구성을 도시한 단면도로서, 이에 도시된 바와 같이 SOI구조 N형 트랜지스터는 매립된 벌크 산화막(11)과; 그 위에 형성된 것으로, 그 상단부에 채널이 형성되는 P형의 바디 실리콘층(12)과; 상기 바디 실리콘층(12)의 채널형성영역의 일측에 형성된 드레인(15)과; 상기 바디 실리콘층(12)의 채널형성영역의 다른 측에 형성된 것으로, 바디 실리콘층(12)과 반대 도전형(N형)의 고농도 제1소오스(16) 및 바디 실리콘층(12)과 같은 도전형(P형)의 고농도 제2소오스(또는 바디 실리콘층 바이어스영역)(17)와; 상기 바디 실리콘층(12)의 채널형성영역위에 형성된 게이트 산화막(18)과; 그 게이트산화막(18) 위에 형성된 게이트(20)로 이루어진다. 이후, 상기 N형 트랜지스터의 제1소오스와 제2소오스 및 드레인에는 콘택(15a,16a,17a) 및 금속배선이 형성되는데, 제1소오스(16)와 제2소오스(17)는 접지되고, 드레인(15)은 소정의 전원전압(VDD)을 인가받는다. 한편, 미설명된 부호 13은 제2소오스(17)를 형성하기 위하여 고에너지 이온을 주입할 때, 부수적으로 바디 실리콘층(12)의 하단부에 형성된 고농도 불순물층이다.First, (a) of FIG. 2 is a plan view showing an N-type transistor of the SOI structure CMOS device according to the present invention, and (b) shows (AA 'and B cut around two source regions of the N-type transistor). -B ') A cross-sectional view showing a cross section and its circuit configuration, wherein the SOI structure N-type transistor includes a buried bulk oxide film 11; A P-type body silicon layer 12 formed thereon and having a channel formed at an upper end thereof; A drain 15 formed on one side of the channel forming region of the body silicon layer 12; It is formed on the other side of the channel forming region of the body silicon layer 12, and has the same conductivity as that of the high concentration first source 16 and body silicon layer 12 of the conductivity type (N type) opposite to the body silicon layer 12. A high concentration second source (or body silicon layer bias region) 17 of type (P type); A gate oxide film 18 formed over the channel formation region of the body silicon layer 12; The gate 20 is formed on the gate oxide film 18. Thereafter, contacts 15a, 16a, and 17a and a metal wiring are formed in the first source, the second source, and the drain of the N-type transistor, and the first source 16 and the second source 17 are grounded, and the drain 15 receives a predetermined power supply voltage V DD . Meanwhile, reference numeral 13, which is not described, is a high concentration impurity layer formed at the lower end of the body silicon layer 12 when implanting high energy ions to form the second source 17.
그리고, 상기와 같이 구성된 N형 트랜지스터의 주위에는 선택산화 분리산화막이 형성되어 이웃하는 다른 소자와 전기적으로 절연된다.In addition, a selective oxidation separated oxide film is formed around the N-type transistor configured as described above and is electrically insulated from other neighboring devices.
한편, 제3도의 (a)와(a') 내지 (c)는 본 발명에 따른 SOI구조 N형 트랜지스터의 제조방법을 도시한 공정수순도로서, 이를 참조하여 상세히 설명하면 다음과 같다.Meanwhile, (a) and (a ') to (c) of FIG. 3 are process flowcharts illustrating a method of manufacturing an SOI structure N-type transistor according to the present invention, which will be described in detail with reference to the following.
먼저, (a)도에 도시된 평면도와 그 (a)도의 B-B'으로 도시된 직선의 하단부를 절단하여 도시한 (a')도의 단면도에 도시된 바와 같이, 매립된 벌크 산화막(11)위에 P형의 바디 실리콘층(12)과 게이트 산화막(18)을 형성한 후, 그 게이트산화막(18) 위에 게이트용 폴리실리콘층(21,23)과 캡산화막(22)을 증착하고, 이를 패터닝하여 게이트영역과 제2소오스영역에 제1패턴(미도시)을 형성한 다음, 그 제1패턴을 마스크로 하여 저에너지의 고농도 N형 이온을 주입하여 고농도 N형 제1소오스(16)와 드레인(15)을 형성한다. 이때, 상기 제1패턴 이후에 형성될 게이트영역[(b)도의 (20)]과 제2소오스영역[(b)도의 (17)]에 폴리실리콘층(21,23)과 캡산화막(22)이 남도록 형성된 패턴이다.First, the buried bulk oxide film 11 as shown in a cross-sectional view of the plan view shown in (a) and the lower end portion of the straight line shown in FIG. After forming the P-type body silicon layer 12 and the gate oxide film 18 thereon, the gate polysilicon layers 21 and 23 and the cap oxide film 22 are deposited on the gate oxide film 18, and patterned. The first pattern (not shown) is formed in the gate region and the second source region, and then the high concentration N-type first source 16 and the drain N are implanted by implanting low-energy high-concentration N-type ions using the first pattern as a mask. 15). At this time, the polysilicon layers 21 and 23 and the cap oxide film 22 are formed in the gate region (20 of FIG. 2b) and the second source region (17 of 17b) to be formed after the first pattern. This is a pattern formed to remain.
이어서, 상기 제1패턴에 있어서 제2소오스(17)영역의 캡산화막을 제거하여 제2패턴(20a)을 형성한 후, 그 결과물에 대하여 고에너지의 P형 이온을 주입함으로써, 제2패턴(20a)에서 캡산화막이 없는 폴리실리콘층(23)의 하부 즉, 바디 실리콘층(12)의 상단부에 제2소오스(17)를 형성한다. 이때, 부수적으로 상기 제1패턴(19a)의 개구부에 의해 노출된 드레인영역(15)과 제1소오스영역(16)의 하층부(13)에도 고농도 P형 불순물층(13)이 형성된다.Subsequently, in the first pattern, the cap oxide film of the second source 17 region is removed to form the second pattern 20a, and then the high energy P-type ions are implanted into the resultant to form the second pattern ( In FIG. 20a, a second source 17 is formed under the polysilicon layer 23 having no cap oxide layer, that is, at the upper end of the body silicon layer 12. At this time, a high concentration P-type impurity layer 13 is also formed in the drain region 15 and the lower layer portion 13 of the first source region 16 exposed by the opening of the first pattern 19a.
이후,(b)도에 도시된 바와 같이 상기 제2패턴(20a)의 제2소오스영역의 폴리실리콘층(23)을 식각(패터닝)함으로써 제3패턴(게이트)(20)을 형성한 후, (c)도에 도시된 바와 같이 제1소오스(16)와 제2소오스(17) 및 드레인(15)에 각각 콘택(15a,16a,17a)과 금속배선을 형성한다. 이때, 상기 제1소오스(16)와 제2소오스(17)는 서로 연결하여 접지시키고, 드레인(15)에는 전원전압(VDD)을 인가한다.Thereafter, as shown in (b), the third pattern (gate) 20 is formed by etching (patterning) the polysilicon layer 23 of the second source region of the second pattern 20a. As shown in (c), the contacts 15a, 16a, 17a and metal wirings are formed in the first source 16, the second source 17 and the drain 15, respectively. At this time, the first source 16 and the second source 17 are connected to each other and grounded, and a power supply voltage V DD is applied to the drain 15.
이와 같이 SOI구조 반도체소자의 제2소오스(17)에 콘택(17a) 및 금속배선을 형성하면, 그 고농도 P형의 제2소오스(17)와 P형의 바디 실리콘층(12)에도 바이어스가 연결된다.As such, when the contact 17a and the metal wiring are formed on the second source 17 of the SOI structure semiconductor device, the bias is connected to the high concentration P-type second source 17 and the P-type body silicon layer 12. do.
상술한 바와 같이 본 발명에 따른 SOI구조 반도체소자는 바디 실리콘층이 제2소오스와 바이어스를 형성함으로서, 부유(floating)상태가 되지 않게 되어 플로우팅 바디효과가 방지된다.As described above, in the SOI structure semiconductor device according to the present invention, since the body silicon layer forms a bias with the second source, the floating body effect is prevented because the body silicon layer does not become a floating state.
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1995
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20080728 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |