KR100230742B1 - 고전압 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 높은 항복전압을 갖는 고전압 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 고전압 반도체 소자는, 모스 트랜지스터 및 바이폴라 트랜지스터가 동일 반도체 기판에 구비된 고전압 반도체 소자로서, 상기 모스 트랜지스터는 사이드 월을 갖는 게이트와, 상기 게이트의 일측단에 구비된 소오스, 및 상기 게이트의 타측단에 이격되어 구비된 드레인을 포함하여, 상기 드레인은 에미터, 베이스 및 컬렉터로 이루어지는 바이폴라 트랜지스터의 에미터를 겸하고, 상기 베이스는 반도체 기판 내에 상기 게이트 타측단으로부터 상기 에미터의 인접한 하부까지 형성됨과 동시에 상기 모스 트랜지스터의 소오스와 전기적으로 연결되고, 상기 컬렉터는 상기 반도체 기판 내에서 상기 모스 트랜지스터의 게이트의 타측단 부분에 상기 에미터와 베이스를 감싸도록 구비되며, 상기 에미터는 고농도, 상기 컬렉터는 저농도로 도핑된 확산층인 것을 특징으로 한다

Description

고전압 반도체 소자 및 그의 제조방법
제1도는 본 발명의 실시예에 따른 고전압 반도체 소자의 회로도.
제2도는 본 발명의 실시예에 따른 고전압 반도체 소자의 요부 단면도.
제3도는 제2도의 고전압 반도체 소자를 제조하는 과정을 보여주는 공정 단면도.
제4도는 제3도의 방법에 따라 제조된 고전압 반도체 소자의 요부 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트
5 : 사이드 월 6 : 폴리실리콘 바
[기술분야]
본 발명은 고전압 반도체 소자에 관한 것으로서, 특히, 높은 항복전압을 갖는 고전압 반도체 소자 및 그의 제조방법에 관한 것이다.
[종래기술]
고전압 반도체 소자는 단순히 전기적인 신호를 처리하는 대다수의 반도체 소자와는 달리, 전기적인 신호를 처리함과 동시에 이 신호처리의 결과로 기계적인 부분을 구동하는 기능을 갖는다. 이러한 고전압 반도체 소자에서 효과적인 기계적 구동을 하기 위해서는 높은 전력(=전압×전류)를 보장해야 한다. 즉, 전류를 많이 흐르게 하는 경우가 대부분이지만, 높은 전압차가 필요한 경우도 많으며, 이 경우, 동작전압이 높게는 100V에 육박하는 경우도 있으므로, 높은 항복전압을 보장하는 것을 필수적이다.
[발명이 이루고자 하는 기술적 과제]
한편, 종래의 고전압 반도체 소자는 드레인 쪽의 높은 전압이 채널 가장자리나 접합 가장자리에 그대로 전달되지 못하게 하기 위해서, LDD 구조, 즉, 저농도 불순물 영역이 게이트와 소오스/드레인 영역 사이에 배치되도록 하고 있다. 그런데, 상기한 저농도 불순물 영역의 폭은 동작전압에 따라 결정되는데, 예를들어, 동작전압이 40V인 경우, 약 60V 정도에 이르는 충분한 항복전압을 얻기 위해서는 약 3㎛의 폭이 필요하기 때문에, 결과적으로, 소오스 및 드레인의 전체 면적이 증가하게 되는 문제점이 존재한다.
또한, 상기한 면적의 증가 이외에도, 높은 게이트 전압 하에서 동작될 때, 저도핑 영역이 드레인 전압을 증가시킴에 따라서 공핍되는 현상이 발생하게 되는데, 이 경우, 드레인 쪽의 저항이 작아짐에 따라, 전류가 포화되지 않는 양상을 보이며, 더 심한 경우에는 측면 전기장(Lateral Electric Field)이 증가하여 임팩트 이온화율(Impact ionization rate)이 증가되어, 핫 캐리어 퇴화(Hot Carrier Degradation)나 스냅 백 항복(Snap Back Breakdown)이 발생되는 문제점이 존재한다.
따라서, 본 발명의 목적은, 높은 항복 전압 및 높은 전류 구동력을 갖는 고전압 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은, 높은 항복 전압 및 높은 전류 구동력을 갖도록 하는 고전압 반도체 소자의 제조방법을 제공하는 것이다.
[발명의 구성 및 작용]
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 반도체 소자는, MOS 트랜지스터 및 바이폴라 트랜지스터가 동일 반도체 기판에 구비된 고전압 반도체 소자로서, 상기 MOS 트랜지스터는 사이드 월을 갖는 게이트와, 상기 게이트의 일측단에 구비된 소오스, 및 상기 게이트의 타측단에 이격되어 구비된 드레인을 포함하여, 상기 드레인은 에미터, 베이스 및 컬렉터로 이루어지는 바이폴라 트랜지스터의 에미터를 겸하고, 상기 베이스는 반도체 기판 내에 상기 게이트 타측단으로부터 상기 에미터의 인접한 하부까지 형성됨과 동시에 상기 MOS 트랜지스터의 소오스와 전기적으로 연결되고, 상기 컬렉터는 상기 반도체 기판 내에서 상기 MOS 트랜지스터의 게이트의 타측단 부분에 상기 에미터와 베이스를 감싸도록 구비되며, 상기 에미터는 고농도, 상기 컬렉터는 저농도로 도핑된 확산층인 것을 특징으로 한다.
상기와 같은 다른 목적을 달성하기 위한 본 발명의 고전압 소자의 제조방법은, P형 반도체 기판에 N형의 웰을 형성하는 단계 ; 상기 웰 표면 내의 적소에 드레인 예정 영역을 포함하여 P형으로 저도핑된 컬렉터를 형성하는 단계 ; 상기 웰의 가장자리에 필드 산화막을 형성하는 단계 ; 상기 웰 표면 상에 게이트 산화막의 개재하에 게이트를 형성하되, 상기 게이트의 일부분이 상기 필드 산화막과 비대향하는 상기 컬렉터의 가장자리 일부분과 오버랩되게 형성하는 단계 ; 소오스 예정 영역에 저농도 불순물 영역을 형성하는 단계 ; 상기 게이트의 측벽에 사이드 월을 형성하는 단계 ; 상기 컬렉터의 표면에 상기 사이드 월과 접하는 N형의 베이스를 형성하는 단계 ; P형 불순물을 고농도로 이온주입하는 것에 의해, 저농도 불순물 영역의 표면에 고농도 불순물 영역을 형성하여 소오스를 형성함과 동시에, 상기 컬렉터의 표면에 상기 베이스와 일부분이 겹치고, 에미터를 겸하는 고농도의 드레인을 형성하는 단계 ; 전체 상부에 층간절연막을 증착하고, 상기 층간절연막에 상기 소오스와 베이스, 및 드레인의 일부분을 각각 노출시키는 콘택홀을 형성하는 단계 ; 및 상기 층간절연막 상에 상기 콘택홀의 바닥면과 접하는 금속 배선을 형성하고, 그리고, 상기 베이스와 소오스를 연결하는 폴리 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기와 같이 구성된 본 발명의 고전압 반도체 소자는, 초기에 드레인 전압이 작은 경우에는 컬렉터(P-) 영역의 저항을 따라 전류가 흐르다가, 드레인 전압이 증가되어 드레인-소오스간의 전류가 증가함에 따라 베이스와 이미터간의 전압강하가 0.7V 정도가 되면, 측면 바이폴라 트랜지스터가 턴-온 되어서 높은 전류 구동력을 나타내면서도 안정한 포화전류값을 갖도록 할 수 있다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제 1도의 회로도와 제 2도의 단면도로서, 본 발명의 고전압 반도체 소자의 동작을 특히, 문제가 되는 PMOS에 대하여 설명하면, 다음과 같다.
제 1도에 도시된 것처럼, 드레인 영역에 PNP 바이폴라 트랜지스터가 형성되고, 베이스 영역에 소오스-드레인 간의 전류에 따라서 전위가 조절되도록 저항 R1이 설치되어 소오스와 연결된다. PNP 바이폴라 트랜지스터의 이미터와 컬렉터에 연결된 저항 R2는 확산 저항(Diffusion resistor)이다.
초기에 드레인 전압 VD가 적은 경우에는 P-영역의 저항 R2를 따라 전류가 흐른다.
하지만, VD가 증가하여 드레인-소오스간의 전류가 증가함에 따라 IR1만큼의 전압강하가 일어나게 되며, 이 값이 0.7V 정도가 되면, 측면 바이폴라 트랜지스터가 턴-온 되어서 높은 전류 구동력을 나타내면서도 안정한 포화전류값을 갖도록 할 수 있다.
다음은 제 3도(a) 내지 (f)의 공정 단면도를 참조하여 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법을 설명한다.
먼저, (a)에 도시된 것처럼, P형의 반도체 기판(1)에 N형의 웰을 형성한다. 그 후에 (b)에 도시된 것처럼, 포텐셜을 흡수하는 역할을 함과 동시에, 바이폴라 트랜지스터의 컬렉터 기능을 수행하는 P-오프셋 영역을 드레인 예정 영역에 형성한다. 이 때, P-오프셋 영역은 저농도의 이온주입과 적절한 온도와 시간동안의 열처리를 통해 형성한다.
다음으로 (c)에 도시된 것처럼, 웰의 가장자리에 소자 격리를 위한 필드 산화막(2)을 형성한다.
그런다음, (d)에 도시된 것처럼, 모스(MOS) 구조를 형성하기 위하여, 채널이 될 영역의 웰 표면 상에 게이트 산화막(3)의 개재하에 게이트(4)를 형성한다. 이때, 게이트(4)는 P-오프셋 영역과 일부분이 오버랩되도록 형성한다.
그 후에, (e)에 도시된 것처럼, 소오스측에 P형 불순물을 저농도로 이온주입하여 저농도 불순물 영역을 형성하고, 그런다음, 게이트(4)의 측벽에 사이드 월(5)을 형성한다. 여기서, 사이드 월(4)은 산화막이나 질화막으로된 절연막을 전면 증착한 후, 상기 절연막을 비등방성 식각하여 형성한다. 이어서, P-오프셋 영역에 N형 불순물을 이온주입하여 PNP 바이폴라 트랜지스터의 베이스를 형성한다. 이때, N형의 베이스 영역은 P-오프셋 영역의 중간에 위치하고, 사이드 월(3)과 접하도록 형성한다.
다음으로, (f)에 도시된 것처럼, P형 불순물을 고농도로 이온주입하는 것에 의해, 상기 소오스측의 저농도 불순물 영역에 P+의 고농도 불순물 영역을 형성함으로써, LDD 구조의 소오스를 형성하고, 아울러, 상기 컬렉터(P-오프셋 영역)의 표면에 상기 베이스와 소정 부분이 겹치고, 에미터를 겸하는 드레인을 형성한다.
그런다음, 도시하지는 않았으나, 전면에 층간 절연막을 증착하고, 상기 소오스의 소정 부분과, 베이스 및 드레인 영역을 노출하는 콘택홀을 형성한 후, 금속막의 증착과 패터닝을 통해 상기 콘택홀의 바닥면과 콘택되는 금속배선을 형성함과 동시에, 소오스와 베이스를 연결하는 폴리배선을 형성한다. 이 때, 제 4도에 도시된 바와 같이, 소오스와 베이스를 연결하는 폴리 배선은 폴리실리콘 바(Bar)의 형태를 갖도록 하며, 이러한 폴리실리콘 바를 콘택홀에 매립된 금속배선과 콘택시켜 상기 소오스와 베이스간의 전기적 연결이 이루어지도록 한다. 한편, PNP 트랜지스터의 턴-온 전압은 소오스와 베이스를 연결하는 저항체에 따라 변경될 수 있으며, 본 발명의 실시예에서는 전술한 바와 같이 폴리실리콘을 이용한다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명은 고전압 반도체 소자의 항복전압을 드레인의 도핑 정도로 조절하지 않고, 드레인 영역에 바이폴라 트랜지스터를 형성하여 높은 드레인 전압에서 바이폴라 트랜지스터가 턴-온되는 것을 이용함으로써, 매우 높은 전류 구동력을 얻을 수 있다.
또한, 고전압 반도체 소자, 특히 P 채널 트랜지스터에서 높은 드레인 전압이 인가될 때, 드레인 쪽의 홀(Hole)이 공핍됨으로 인하여 전류가 포화되지 않아 불안정한 특성을 보여주기 쉬운데, 본 발명에서는 드레인 공핍이 일어나지 않으므로 안정된 턴-온 특성을 유지할 수 있다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. (정정) 모스 트랜지스터 및 바이폴라 트랜지스터가 동일 반도체 기판에 구비된 고전압 반도체 소자로서, 상기 모스 트랜지스터는 사이드 월을 갖는 게이트와 상기 게이트의 일측단에 구비된 소오스, 및 상기 게이트의 타측단에 이격되어 구비된 드레인을 포함하여, 상기 드레인은 에미터, 베이스 및 컬렉터로 이루어지는 바이폴라 트랜지스터의 에미터를 겸하고, 상기 베이스는 반도체 기판 내에 상기 게이트 타측단으로부터 상기 에미터의 인접한 하부까지 형성됨과 동시에 상기 모스 트랜지스터의 소오스와 전기적으로 연결되고, 상기 컬렉터는 상기 반도체 기판 내에서 상기 모스 트랜지스터의 게이트의 타측단 부분에 상기 에미터와 베이스를 감싸도록 구비되며, 상기 에미터는 고농도, 상기 컬렉터는 저농도로 도핑된 확산층인 것을 특징으로 하는 고전압 반도체 소자.
  2. (정정) 제1항에 있어서, 상기 모스 트랜지스터는 P형 모스 트랜지스터인 것을 특징으로 하는 고전압 반도체 소자.
  3. (정정) 제1항에 있어서, 상기 모스 트랜지스터는 N형 모스 트랜지스터인 것을 특징으로 하는 고전압 반도체 소자.
  4. (정정) 제1항에 있어서, 상기 바이폴라 트랜지스터의 턴-온 전압은 상기 베이스와 소오스 사이를 전기적으로 연결시키는 저항체에 의해 조절되는 것을 특징으로 하는 고전압 반도체 소자.
  5. 제4항에 있어서, 상기 저항체는 폴리실리콘인 것을 특징으로 하는 고전압 반도체 소자.
  6. (정정) P형 반도체 기판에 N형의 웰을 형성하는 단계 ; 상기 웰 표면 내의 적소에 드레인 예정 영역을 포함하여 P형으로 저도핑된 컬렉터를 형성하는 단계 ; 상기 웰의 가장자리에 필드 산화막을 형성하는 단계 ; 상기 웰 표면 상에 게이트 산화막의 개재하에 게이트를 형성하되, 상기 게이트의 일부분이 상기 필드 산화막과 비대향하는 상기 컬렉터의 가장자리 일부분과 오버랩되게 형성하는 단계 ; 소오스 예정 영역에 저농도 불순물 영역을 형성하는 단계 ; 상기 게이트의 측벽에 사이드 월을 형성하는 단계 ; 상기 컬렉터의 표면에 상기 사이드 월과 접하는 N형의 베이스를 형성하는 단계 ; P형 불순물을 고농도로 이온 주입하는 것에 의해, 저농도 불순물 영역의 표면에 고농도 불순물 영역을 형성하여 소오스를 형성함과 동시에, 상기 컬렉터의 표면에 상기 베이스와 일부분이 겹치고, 에미터를 겸하는 고농도의 드레인을 형성하는 단계 ; 전체 상부에 층간절연막을 증착하고, 상기 층간절연막에 상기 소오스와 베이스, 및 드레인의 일부분을 각각 노출시키는 콘택홀을 형성하는 단계 ; 및 상기 층간절연막 상에 상기 콘택홀의 바닥면과 접하는 금속배선을 형성하고, 그리고, 상기 베이스와 소오스를 연결하는 폴리배선을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  7. (정정) 제6항에 있어서, 상기 베이스와 소오스를 연결하는 폴리배선은 상기 금속배선과 연결되도록 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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