KR100229765B1 - Single power bias circuit of high frequency amplifier using fet - Google Patents
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Abstract
본 발명은 FET를 이용한 고주파증폭기에서 안정적인 동작을 위한 전원공급이 자동으로 이루어지도록 된 FET를 이용한 고주파증폭기의 단일전원 바이어스회로에 관한 것으로서, 소정의 전압전원을 공급받아 고주파 출력을 생성하는 FET를 이용한 고주파증폭기의 바이어스회로에 있어서, 상기 전압전원과 FET의 드레인단자 사이에 결합된 PNP형 트랜지스터, 상기 전압전원과 FET의 게이트단자 사이에 결합되어 전압전원의 극성을 반전시켜 부전원을 생성하는 극성반전수단, 상기 PNP형 트랜지스터의 베이스에 컬렉터가 결합되고, 에미터는 상기 FET의 게이트단자에 결합되면서 상기 극성반전수단에 접속되며, 베이스는 접지된 NPN형 트랜지스터를 포함하여 구성되고, 또한 상기 극성반전수단의 출력단과 접지 사이에 결합된 충방전용 캐패시터와 저항을 추가로 포함하여 구성된 것을 특징으로 한다.The present invention relates to a single power supply bias circuit of a high frequency amplifier using a FET to automatically supply power for stable operation in a high frequency amplifier using a FET, using a FET that generates a high frequency output by receiving a predetermined voltage power A bias circuit of a high frequency amplifier, comprising: a PNP transistor coupled between a voltage supply and a drain terminal of a FET, and a polarity inversion coupled between the voltage supply and a gate terminal of an FET to invert a polarity of a voltage supply to generate a negative supply; Means; a collector coupled to the base of the PNP transistor; an emitter coupled to the polarity inversion means while being coupled to a gate terminal of the FET; the base comprising a grounded NPN transistor; Adds a charge and discharge capacitor coupled between the output terminal and ground Characterized in that configured to include.
따라서, 본 발명에 의하면 단방향의 전압전원으로 FET 증폭기 양단에 순차적인 전원공급이 이루어질 수 있도록 된 FET를 이용한 고주파증폭기의 단일전원 바이어스회로를 실현할 수 있게 된다.Therefore, according to the present invention, it is possible to realize a single power supply bias circuit of a high frequency amplifier using a FET which can sequentially supply power to both ends of the FET amplifier with a unidirectional voltage power supply.
Description
본 발명은 고주파 증폭기회로에 관한 것으로, 특히 FET를 이용한 고주파증폭기에서 안정적인 동작을 위한 전원공급이 자동으로 이루어지도록 된 FET를 이용한 고주파증폭기의 단일전원 바이어스회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high frequency amplifier circuit, and more particularly, to a single power bias circuit of a high frequency amplifier using a FET to automatically supply power for stable operation in a high frequency amplifier using a FET.
일반적으로 고주파 증폭기회로는 주로 장거리 통신이나 무선통신 등에서 원거리 신호전송에 의한 감쇄된 신호를 증폭하여 복원하는 데 이용되는 회로이다.In general, a high frequency amplifier circuit is a circuit mainly used to amplify and restore attenuated signals caused by long-distance signal transmission in long distance communication or wireless communication.
한편, 종래 고주파증폭기의 바이어스회로는 FET를 이용해 증폭회로를 구성하게 되는데, 회로내에 공급되는 전원은 플러스단과 마이너스단으로 나뉘어져서 FET 증폭기의 드레인단에는 플러스 전원을, 게이트단에는 마이너스 전원을 인가해 주도록 되어 있다.On the other hand, the bias circuit of the conventional high-frequency amplifier uses an FET to form an amplification circuit. The power supplied to the circuit is divided into a positive terminal and a negative terminal, and a positive power is applied to the drain terminal of the FET amplifier and a negative power to the gate terminal. It is meant to be given.
그리고, 상기 전원공급방식은 사용자에 의해 선택적으로 하거나 프로그램에 의한 매뉴얼로 하되, 상기 FET의 게이트단에 먼저 공급되도록 하고 증폭기의 동작 후 전원차단은 드레인단에서 먼저 차단되도록 해야 했다. 이는 공급되는 전원이 드레인단으로 먼저 인가되게 되면 드레인-소오스간 전류가 과도하게 흐르게 되어 FET가 손상될 우려가 있기 때문에 FET의 안정적인 동작을 위해서는 게이트단에 먼저 공급되도록 해야 했다.In addition, the power supply method may be selected by a user or manually by a program, and the power supply may be supplied to the gate terminal of the FET first, and the power supply cut off at the drain terminal after the operation of the amplifier. This means that if the supplied power is applied to the drain stage first, current between drain and source flows excessively, and the FET may be damaged. Therefore, it must be supplied to the gate stage first for stable operation of the FET.
따라서, 종래의 것은 FET 증폭기에 공급되는 전원을 인위적으로 하거나 매뉴얼에 의한 선택적 방식에 따라 하게 되므로 잘못 조작하게 되는 경우에는 증폭기가 손상될 우려가 있게 된다.Therefore, in the related art, since the power supplied to the FET amplifier is artificially or in accordance with a manual method, the amplifier may be damaged in the case of a wrong operation.
이에, 본 발명은 상기와 같은 사정을 감안하여 창출된 것으로서, 정전위의 전원공급으로 증폭기 양단에 순차적인 전원공급이 이루어질 수 있도록 된 FET를 이용한 고주파증폭기의 단일전원 바이어스회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made in view of the above circumstances, and an object thereof is to provide a single power supply bias circuit of a high frequency amplifier using a FET that can be sequentially supplied to both ends of the amplifier by the power supply of the electrostatic potential. have.
도 1은 본 발명의 1실시예에 따른 FET를 이용한 고주파증폭기의 단일전원 바이어스회로를 나타낸 회로구성도.1 is a circuit diagram illustrating a single power supply bias circuit of a high frequency amplifier using a FET according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 전원전압,20 : 인버터 IC,10: power supply voltage, 20: inverter IC,
L1, L2, L3 : 인덕터,C1∼Cn : 캐패시터,L1, L2, L3: Inductor, C1 ~ Cn: Capacitor,
R1∼Rn : 저항,ZD1∼ZDn : 제너다이오드,R1 to Rn: resistance, ZD1 to ZDn: zener diode,
TR1 : PNP형 트랜지스터,TR2 : NPN형 트랜지스터,TR1: PNP transistor, TR2: NPN transistor,
V(D)1∼V(D)n : FET의 드레인단자,V(G)1∼V(G)n : FET의 게이트단자.V (D) 1-V (D) n: Drain terminal of FET, V (G) 1-V (G) n: Gate terminal of FET.
상기 목적을 실현하기 위한 본 발명에 따른 FET를 이용한 고주파증폭기의 단일전원 바이어스회로는 소정의 전압전원을 공급받아 고주파 출력을 생성하는 FET를 이용한 고주파증폭기의 바이어스회로에 있어서, 상기 전압전원과 FET의 드레인단자 사이에 결합된 PNP형 트랜지스터, 상기 전압전원과 FET의 게이트단자 사이에 결합되어 전압전원의 극성을 반전시켜 부전원을 생성하는 극성반전수단, 상기 PNP형 트랜지스터의 베이스에 컬렉터가 결합되고, 에미터는 상기 FET의 게이트단자에 결합되면서 상기 극성반전수단에 접속되며, 베이스는 접지된 NPN형 트랜지스터를 포함하여 구성되고, 또한 상기 극성반전수단의 출력단과 접지 사이에 결합된 충방전용 캐패시터와 저항을 추가로 포함하여 구성된 것을 특징으로 한다.A single power supply bias circuit of a high frequency amplifier using a FET according to the present invention for realizing the above object is a bias circuit of a high frequency amplifier using a FET that receives a predetermined voltage power supply and generates a high frequency output. A PNP transistor coupled between a drain terminal, a polarity inversion means coupled between the voltage power supply and the gate terminal of the FET to invert the polarity of the voltage power supply to generate a negative power supply, and a collector coupled to the base of the PNP type transistor; The emitter is coupled to the polarity inverting means while being coupled to the gate terminal of the FET, and the base includes a grounded NPN type transistor, and also has a charge / discharge capacitor coupled between the output terminal and the ground of the polarity inverting means. Characterized in that further comprises.
상기한 구성으로 된 본 발명에 의하면, 전압전원이 상기 극성반전수단을 통해 FET의 게이트단자와 NPN형 트랜지스터로 부전원이 인가되고, 이후 NPN형 트랜지스터의 동작에 의해 상기 PNP형 트랜지스터를 턴 온 동작하게 됨으로써 전원전압이 상기 FET의 드레인단자로 인가되게 된다.According to the present invention having the above-described configuration, a negative power is applied to the gate terminal of the FET and the NPN transistor through the polarity inversion means, and then the PNP transistor is turned on by the operation of the NPN transistor. As a result, a power supply voltage is applied to the drain terminal of the FET.
따라서, FET 증폭기의 게이트단자로 전원을 먼저 공급하게 되는 바이어스회로를 실현할 수 있게 된다.Therefore, it is possible to realize a bias circuit that first supplies power to the gate terminal of the FET amplifier.
이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.Hereinafter, an embodiment according to the present invention will be described with reference to the drawings.
도 1은 본 발명의 1실시예에 따른 FET를 이용한 고주파증폭기의 단일전원 바이어스회로를 나타낸 회로구성도이다.1 is a circuit diagram illustrating a single power supply bias circuit of a high frequency amplifier using a FET according to an embodiment of the present invention.
도 1에서 참조번호 10은 +15V의 전원전압이고, 20은 이 +15V의 전원전압(10)에 대해 그 극성을 반전시키기 위한 인버터IC 이며, 참조부호 V(D)1∼V(D)n은 다수의 FET 드레인단자이며, V(G)1∼V(G)n은 다수의 FET 게이트단자이다.In Fig. 1, reference numeral 10 denotes a power supply voltage of + 15V, 20 denotes an inverter IC for inverting its polarity with respect to the + 15V power supply voltage 10, and reference numerals V (D) 1 to V (D) n. Are the plurality of FET drain terminals, and V (G) 1 to V (G) n are the plurality of FET gate terminals.
그리고, 상기 FET의 드레인단자(V(D)1)에 대한 전원전압(10)의 공급통로상에는 이 FET의 드레인단자(V(D)1)로 공급되는 전원을 단속하기 위한 PNP형 트랜지스터(TR1)의 전류통로가 결합되고, 이 전원전압(10)의 접속노드(a)와 상기 FET의 게이트단자(V(G)1) 사이에는 인버터IC(20)가 결합되어 있다.Then, on the supply passage of the power supply voltage 10 to the drain terminal V (D) 1 of the FET, a PNP type transistor TR1 for interrupting the power supplied to the drain terminal V (D) 1 of the FET. ) Is coupled to the inverter, and the inverter IC 20 is coupled between the connection node a of the power supply voltage 10 and the gate terminal V (G) 1 of the FET.
또한, 상기 PNP형 트랜지스터(TR1)의 베이스와 FET의 게이트단자(V(G)1) 사이에는 저항(R25)을 통해 상기 PNP형 트랜지스터(TR1)를 온/오프 구동하기 위한 NPN형 트랜지스터(TR2)의 전류통로가 결합되고, 이 FET의 게이트단자(V(G)1)의 접속노드(b)에는 상기 인버터IC(20)가 결합되어 이 인버터IC(20)를 통한 부전위의 전원전압이 인가되므로 상기 NPN형 트랜지스터(TR2)를 구동시키도록 되어 있다.In addition, between the base of the PNP transistor TR1 and the gate terminal V (G) 1 of the FET, the NPN transistor TR2 for driving the PNP transistor TR1 on / off through a resistor R25. ) Is coupled to the current path of the FET, and the inverter IC 20 is coupled to the connection node b of the gate terminal V (G) 1 of the FET so that the power supply voltage of the negative potential through the inverter IC 20 is Since it is applied, the NPN transistor TR2 is driven.
그리고, 상기 전원전압(10)과 PNP형 트랜지스터(TR1)사이에는 공급되는 전원의 노이즈성분을 제거하기 위한 인덕터(L1, L2)와 최적화된 드레인 전압을 공급하기 위해 저항(R27)이 직렬로 결합되고, 또한 접지된 바이패스용 캐패시터(C16)가 병렬로 결합되며, 이 트랜지스터(TR1)의 에미터와 베이스 사이에는 풀업저항(R26)이 결합되어 있다.In addition, between the power supply voltage 10 and the PNP transistor TR1, the inductors L1 and L2 for removing noise components of the supplied power supply and the resistor R27 are connected in series to supply an optimized drain voltage. The grounded bypass capacitor C16 is coupled in parallel, and a pullup resistor R26 is coupled between the emitter and the base of the transistor TR1.
또한, 상기 인버터IC(20)에서 FET의 게이트단자(V(G)1)로의 전류통로상에는 노이즈 제거용 인덕터(L3)와 바이어스용 저항(R23)이 직렬로 결합되면서 접지된 바이패스용 캐패시터(C15) 및 시정수용 접지캐패시터(C20)와 저항(R22)이 병렬로 결합되어 있다. 상기 시정수용 캐패시터(C20)와 저항(R22)은 게이트의 전압을 지연시켜 소모되도록 하는 시정수를 그 값에 따라 결정짓게 된다.In addition, a bypass capacitor grounded while the noise removing inductor L3 and the bias resistor R23 are coupled in series on the current path from the inverter IC 20 to the gate terminal V (G) 1 of the FET. C15) and the time constant ground capacitor C20 and the resistor R22 are coupled in parallel. The time constant capacitor C20 and the resistor R22 determine a time constant to be consumed by delaying the voltage of the gate according to the value thereof.
그리고, 상기 게이트단자(V(G)1)와 접지사이에는 저항(R9) 및 바이패스 콘덴서(C8)가 결합되어 있으며, 상기 드레인단자(V(D)1)와 접지사이에는 과전압 방지용 제너다이오드(ZD1) 및 바이패스콘덴서(C1)가 결합되어 있다.In addition, a resistor R9 and a bypass capacitor C8 are coupled between the gate terminal V (G) 1 and ground, and a zener diode for preventing an overvoltage between the drain terminal V (D) 1 and ground. (ZD1) and bypass capacitor (C1) are coupled.
상기 구성에 있어서는 일로(一路)의 +15V 전원이 PNP형 트랜지스터(TR1)의 전류통로상으로 공급되게 되면, 전류공급로상에 있는 인덕터(L1, L2)와 캐패시터(C16)에 의해 리플(ripple)성분이 제거된 전류가 상기 PNP형 트랜지스터(TR1)의 에미터와 공급로상에 분류되어 결합된 인버터IC(20)로 인가되게 된다.In the above configuration, when a single + 15V power supply is supplied onto the current path of the PNP transistor TR1, the ripple is caused by the inductors L1 and L2 and the capacitor C16 on the current supply path. The current from which the component is removed is applied to the inverter IC 20 which is classified and coupled on the emitter and the supply path of the PNP transistor TR1.
이어, 상기 PNP형 트랜지스터(TR1)에 인가된 전류는 에미터와 베이스 사이에 결합된 저항(R26)에 의해 전압강하가 발생하게 되고 따라서 상기 트랜지스터(TR1)의 베이스측이 에미터측보다 전위가 높게 되어 베이스에 결합된 NPN형 트랜지스터(TR2)에 의한 전류의 흐름이 있기까지 동작이 정지된 상태로 있게 된다.Subsequently, the voltage applied to the PNP transistor TR1 is caused by a voltage drop caused by the resistor R26 coupled between the emitter and the base. Thus, the base side of the transistor TR1 has a higher potential than the emitter side. Therefore, the operation is stopped until there is a flow of current by the NPN transistor TR2 coupled to the base.
한편, 인버터IC(20)로 인가된 전원은 부전위로 전환되어 상기 FET의 게이트(V(G)1∼n) 공급로상으로 캐패시터(C15)와 인덕터(L3)에 의해 노이즈가 제거된 직류성분의 부전위가 게이트단자(V(G)1∼n)로 인가되게 된다.On the other hand, the power source applied to the inverter IC 20 is switched to the negative potential, the direct current component from which noise is removed by the capacitor C15 and the inductor L3 on the gate (V (G) 1 to n) supply path of the FET. The negative potential of is applied to the gate terminals V (G) 1 to n.
따라서, FET 증폭기의 게이트단자로 부전위의 전원공급이 먼저 이루어지게 되므로 증폭기가 안정적인 동작을 할 수 있게 된다.Therefore, since the negative potential is supplied first to the gate terminal of the FET amplifier, the amplifier can operate stably.
또한, 상기 인버터IC(20)를 통한 부전위는 공급로상의 지로(枝路:b)를 통해 NPN형 트랜지스터(TR2)를 턴 온시키게 되고, 이어 상기 PNP형 트랜지스터(TR1)를 턴 온 시켜 전류의 흐름이 있게 됨으로써 정전위에 의한 전류가 상기 트랜지스터(TR1)를 통해 FET의 드레인단자(V(D)1∼n)로 공급되게 된다.In addition, the negative potential through the inverter IC 20 turns on the NPN transistor TR2 through a branch b on a supply path, and then turns on the PNP transistor TR1 to turn on the current. As a result, the current caused by the electrostatic potential is supplied to the drain terminals V (D) 1 to n of the FET through the transistor TR1.
따라서, 상기 게이트단자(V(G)1∼n)에 인가된 부전위로 인해 FET 증폭기가 동작상태가 되고, 이어 드레인단자(V(D)1∼n)에 인가된 정전위의 전류가 도시되지 않은 FET 증폭기의 소오스단으로 흐르게 됨으로써 안정적인 증폭작용을 하게 된다.Therefore, the FET amplifier is in operation due to the negative potential applied to the gate terminals V (G) 1 to n, and the current of the potential applied to the drain terminals V (D) 1 to n is not shown. As it flows into the source stage of the FET amplifier, the stable amplification effect is achieved.
이후, 상기 FET 증폭기의 증폭작용이 끝난 후 동작을 정지하게 될 경우에는 먼저 드레인단자(V(D)1∼n)에서 먼저 차단되게 되고, 이후 게이트단자(V(G)1∼n)에는 캐패시터(C20)에 충전된 전류가 방전되는, 즉 시정수를 결정짓는 캐패시터(C20)값과 저항(R22, R23)값에 따라 지연되게 됨으로써 상기 드레인단자보다 지연차단 되게 된다.Subsequently, in the case where the operation is stopped after the amplification of the FET amplifier is terminated, it is first blocked at the drain terminals V (D) 1 to n, and then at the gate terminals V (G) 1 to n. The current charged in (C20) is discharged, that is, delayed by the capacitor (C20) value and the resistance (R22, R23) value that determines the time constant, thereby delaying the delay than the drain terminal.
즉, 상기 실시예에 있어서는 FET 증폭기의 전원공급이 드레인단보다 게이트에 먼저 공급되고, 이후 동작이 정지되어 차단될 경우에는 드레인단이 먼저 차단되고 게이트단은 충전캐패시터에 의해 후차단되는 바이어스회로를 구성할 수 있게 된다.That is, in the above embodiment, the power supply of the FET amplifier is supplied to the gate before the drain stage, and when the operation is stopped and shut off afterwards, the drain stage is blocked first and the gate stage has a bias circuit which is subsequently blocked by the charging capacitor. You can configure it.
한편, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있게 된다.On the other hand, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the technical gist of the present invention.
이상 상기한 바와 같이 본 발명에 의하면, 단방향의 전압전원으로 증폭기 양단에 순차적인 전원공급이 이루어질 수 있도록 된 FET를 이용한 고주파증폭기의 단일전원 바이어스회로를 실현할 수 있게 된다.As described above, according to the present invention, it is possible to realize a single power supply bias circuit of a high frequency amplifier using a FET which can sequentially supply power to both ends of the amplifier by a unidirectional voltage power supply.
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