KR100228421B1 - 반도체 소자의 캐패시터 전극의 형성방법 - Google Patents

반도체 소자의 캐패시터 전극의 형성방법 Download PDF

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Abstract

본 원은 반도체 소자의 캐패시터 전극의 제조방법을 개시한다. 개시된 본 발명의 방법은 필드 산화막 게이트 전극 및 접합 영역이 구비된 반도체 기판상에 제1층간 절연막을 형성하는 단계, 상기 제1층간 절연막 상부에 제2층간 절연막을 형성하는 단계, 상기 제2층간 절연막상에 하부의 접합 영역을 포함하고 있는 부분이 노출되도록 마스크 패턴을 형성하는 단계, 상기 마스크 패턴의 형태로 제2 및 제1층간 절연막을 식각하고 상기 마스크 패턴을 제거하여 콘택홀을 형성하는 단계, 상기 소자 전면에 산화막을 증착하고 이방성 식각하여 콘택홀 측벽 스페이서를 형성하는 단계, 상기 제2층간절연막 상부 및 콘택홀 내부에 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 번갈아 증착하는 단계, 상기 구조물 상단에 도핑된 폴리실리콘을 증착하는 단계, 상기 도핑된 비정질 실리콘 상부에 전하 저장 전극의 크기를 한정하는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴의 형태로 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 식각하고 마스크 패턴을 제거하는 단계, 상기 구조물을 어닐링 하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 전극의 형성방법
제1도는 종래의 반도체 소자의 캐패시터 전극의 형성방법을 설명하기 위한 단면도.
제2도는 (a) 내지 (d)는 본 발명의 실시예 1에 따른 반도체 소자의 캐패시터 전극의 형성방법을 설명하기 위한 단면도.
제3도 (a) 내지 (d)는 본 발명의 실시예 2에 따른 반도체 소자의 캐패시터 전극의 형성방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 반도체 기판 14, 15 : 제1층간 절연막
15, 35 : 제2층간 절연막 17, 37 : 콘택홀 측벽 스페이서
18, 38 : 도핑된 비정질 실리콘 19, 39 : 도핑되지 않은 폴리실리콘
20, 40 : 최상단 도핑된 실리콘 21, 41 : 전하 저장 전극
본 발명은 반도체 소자의 캐패시터 전극의 형성방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 전하 저장 전극의 표면적을 증대시킬 수 있는 반도체 소자의 캐패시터 전극의 형성방법에 관한 것이다.
집적회로에서 가장 중요한 요소 중의 하나인 캐패시터는 각각의 정보에 대해 전하가 축적되는 메모리 소자의 회로내에 포함될 경우 특히 중요하다. 이러한 메모리 소자인 램(RAM : Random Access Memory)에서 메모리 셀은 행렬의 형태로 조직되어 있으며, 데이터를 메모리하거나 재생하기 위해 행과 열을 따라서 호출하게 된다. 특히, 조밀한 메모리 소자는 1개의 캐패시터와 1개의 트랜지스터를 구비하고 있으며, 여기서 트랜지스터는 캐패시터에 전송하거나 호출하기 위한 스위치로서 작용한다. 여기서 모스 캐패시터를 이용하면 전하가 일정 시간내에 방전되기 때문에 정보를 주기적으로 재충전시켜야 할 필요가 있다. 이런 형태의 메모리 소자를 동적 RAM 또는 DRAM이라고 한다. DRAM은 재충전(refresh)을 위한 부가적인 회로를 필요로 하지만, 메모리 셀의 면적이 단일 칩에 수 백만개 이상의 기억셀을 내장할 수 있을 정도로 작고, 전력소비가 적기 때문에 현재의 고집적 회로에서 매우 각광받는 소자이다. 그러나, 반도체 소자의 집적도가 현격히 증가됨에 따라 DRAM 또한 정보를 메모리하는 모스 캐패시터는 저장 전극 면적이 감소하여 전극에 축적되는 전하의 용량이 감소하고 있다. 이러한 결과 메모리 내용이 오출력되거나 α선 등과 같은 방사선에 의하여 메모리 내용이 파괴되는 문제점이 발생하였다. 이러한 문제를 해결하기 위하여, 스택 실린더(stack-cylinder)형 또는 핀(fin)형의 전극이 제시되었다.
여기서 종래의 스택 구조의 캐패시터 전극의 형성방법에 대하여 설명하면, 제1도에 도시된 바와 같이, 반도체 기판(1)상에 필드 산화막(2), 게이트 전극(3) 및 접합 영역(4)이 형성되어 있고, 그 상부에 제1층간 절연막(5)과 제2층간 절연막(6)을 적층한다. 그리고, 전체 구조 상부에 전하 저장 전극용 제1폴리실리콘(7)을 형성하고, 상기 기판부의 접합 영역(4)이 노출되도록 콘택홀을 형성한다. 이어서, 전하 저장 전극용 제2폴리실리콘(8)이 소자 전면 및 콘택홀 내벽에 증착하고, 전하 저장 전극의 크기로 식각하여 반도체 소자의 캐패시터 전극을 형성한다.
그러나, 상기와 같은 종래의 방법은, 전하 저장 전극을 형성하기 위한 콘택홀 식각시, 오정력을 이루게 되면, 상기 게이트 전극부의 폴리실리콘과 쇼트 및 누설 전류가 발생하게 되는 문제점이 발생하였으며, 상기와 같이 2층의 폴리실리콘을 증착하여 표면적을 확장시키는 방법도 한계에 다다랐으므로, 고집적 소자에 대응하는 대용량의 캐패시터를 형성하는데 어려움이 있었다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 주름진 스택 구조의 전하 저장 전극을 형성하여 대용량의 캐패시터를 구현하고, 더불어 게이트 전극과의 공간 여유도 또한 확보하여 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 캐패시터 전극의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 필드 산화막, 게이트 전극 및 접합 영역이 구비된 반도체 기판상에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 상부에 제2층간 절연막을 형성하는 단계: 상기 제2층간 절연막상에 하부의 접합 영역을 포함하고 있는 부분이 노출되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 제2 및 제1층간 절연막을 식각하고, 상기 마스크 패턴을 제거하여 콘택홀을 형성하는 단계: 상기 소자 전면에 산화막을 증착하고 이방성 식각하여 콘택홀 측벽 스페이서를 형성하는 단계; 상기 제2층간 절연막 상부 및 콘택홀 내부에 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 번갈아 증착하는 단계; 상기 구조물 상단에 도핑된 폴리실리콘을 증착하는 단계; 상기 도핑된 비정질 실리콘 상부에 전하 저장 전극의 크기를 한정하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 식각하고 마스크 패턴을 제거하는 단계; 상기 구조물을 어닐링 하는 단계를 포함한다.
상기 제1 및 제2층간 절연막의 식각단계에 있어서, 상기 제2층간 절연막은 습식 식각하고, 제1층간 절연막을 건식 식각하거나, 또는 모두 건식 식각하는 것을 특징으로 한다.
바람직하게는, 상기 도핑된 비정질 실리콘 LPCVD 방법에 의하여 570 내지 590℃의 온도 범위에서 SiH4, PH3가스를 주된 가스로 약 490 내지 510Å 정도로 형성하는 것을 특징으로 하고, 상기 도핑되지 않은 폴리실리콘은 600 내지 620℃ 정도의 온도에서 SiH4가스의 열 분해하여 490 내지 510Å 정도로 형성한다.
또한, 상기 번갈아 형성된 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘의 전체 두께 4000 내지 5000Å인 것을 특징으로 하고, 상기 번갈아 형성된 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘의 최상단에는 도핑된 비정질 실리콘을 900 내지 1100Å 두께로 형성하는 것이 바람직하다.
상기 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 식각하는 단계는 습식 식각에 의하여 식각하는 것을 특징으로 하고, 상기 어닐링 단계는, 700℃ 안팎의 온도에서 30분 동안 진행하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명을 상세히 설명하기로 한다.
[실시예 1]
첨부한 도면 제2(a)도 내지 제2(d)도는 본 발명의 실시예 1에 다른 반도체 소자의 캐패시터 전극의 형성방법을 설명하기 위한 단면도이다.
먼저, 제2(a)도에 도시된 바와 같이, 필드 산화막(12)과 게이트 전극 즉, 워드 라인(13) 및 접합 영역(14)이 형성된 반도체 기판(11)상에 제1층간 절연막(15) 및 제2층간 절연막(16)을 연속적으로 증착하고, 상기 접합 영역이 노출되도록 건식 식각에 의하여 콘택홀을 형성한다. 그리고, TEOS, O2가스를 이용하여 LPCVD 방법에 의한 CVD 산화막을 제2층간 절연막 및 콘택홀 내벽에 1500 내지 2000Å 증착하고, 비등방성 식각에 의하여 콘택홀 내벽에 0.1㎛폭의 스페이서(17)를 형성한다.
그리고 나서, 제2(b)도에 도시된 바와 같이, 전체 구조 상부에 LPCVD 방법으로, 570 내지 590℃에서 SiH4, PH3가스를 사용하여 490 내지 510Å 두께 범위로 도핑된 비정질 실리콘(18A)을 증착한다. 연속적으로, 같은 반응로에서 온도를 600 내지 620℃ 정도의 온도에서 SiH4가스의 열분해로써 도핑되지 않은 폴리실리콘(19A)을 490 내지 510Å정도 증착하고, 상기와 같은 도핑된 비정질 실리콘(18A, 18B, 18C…)과 도핑되지 않은 폴리실리콘(19A, 19B, 19C…)을 번갈아 전체 두께가 4000 내지 5000Å정도의 두께가 될 때까지 식각한다. 그리고, 최상단에는 도핑된 비정질 실리콘(20)을 900 내지 1100Å정도로 증착한다.
그 후, 제2(c)도에 도시된 바와 같이, 전체 구조 상부에 공지된 사진 식각 공정에 의하여 전하 저장 전극의 크기를 한정하기 위한 마스크 패턴(21)을 형성한다. 그리고, 상기 마스크 패턴의 형태로 상기 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 습식 식각에 의하여 식각한다. 그러면, 상기 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘의 식각 선택비에 의하여 측면부가 주름진 형태가 되어 표면적을 증대시키게 된다.
이어서, 상기 마스크 패턴(21)을 제거하고, 상기 구조물을 700℃ 안팎의 온도에서 30분 동안 어닐링을 실시하면 제2(d)도에 도시된 바와 같이, 상기 도핑된 비정질 실리콘은 결정질화되고, 도펀트는 전하 저장 전극의 내부에 고르게 분포하게 되고, 최상단은 도펀트의 확산으로 인하여 표면에 굴곡이 발생하게 되어 전하 저장 전극의 표면적을 확장시킬 수 있다.
[실시예 2]
첨부한 도면 제3(a)도 내지 제3(d)도는 본 발명의 실시예 1에 따른 반도체 소자의 캐패시터 전극의 형성방법을 설명하기 위한 단면도이다.
먼저, 제3(a)도에 도시된 바와 같이, 필드 산화막(32)과 게이트 전극 즉, 워드 라인(33) 및 접합 영역(34)이 형성된 반도체 기판(31)상에 제3(b)도에 도시된 바와 같이, 제1층간 절연막(35) 및 제2층간 절연막(36)을 연속적으로 증착한다. 이때, 상기 제2층간 절연막(36)은 약 2500Å 정도 증착함이 바람직하다. 그리고, 제2층간 절연막(36) 상부에 사진 식각 공정에 의한 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴에 의하여 식각 공정을 진행한다. 이때, 상기 식각 공정에 있어서, 제2층간 절연막(36)은 습식 식각방식 예를 들어, BOE 또는 HF용액에 의하여 2000Å의 깊이 정도까지 한 등방성 식각을 하고, 이어서, 제1층간 절연막(35)은 비등방성 건식 식각으로 콘택홀을 형성한다. 그리고 난 다음, TEOS, O2가스를 이용하여 LPCVD 방법에 의한 CVD 산화막을 제2층간 절연막 및 콘택홀 내벽에 1500 내지 2000Å 증착하고, 비등방성 식각에 의하여 콘택홀 내벽에 0.1㎛폭의 스페이서(37)를 형성한다. 이로써, 콘택홀 식각시 오정렬이 발생하여도 측벽에 산화막 스페이서가 존재하므로 쇼트 및 누설 전류가 발생할 위험이 적다.
그런 다음, 제3(c)도에 도시된 바와 같이, 전체 구조 상부에 LPCVD 방법으로, 570 내지 590℃에서 SiH4, PH3가스를 사용하여 490 내지 510Å 두께 범위로 도핑된 비정질 실리콘(38A)을 증착한다. 연속적으로, 같은 반응로에서 온도를 600 내지 620℃ 정도의 온도에서 SiH4가스의 열분해로써 도핑되지 않은 폴리실리콘(39A)을 490 내지 510Å 정도 증착하고, 상기와 같은 도핑된 비정질 실리콘(38A, 38B, 38C… : 이하 38)과 도핑되지 않은 폴리실리콘(39A, 39B, 39C… : 이하 39)을 번갈아 4000 내지 5000Å 정도의 두께가 될 때까지 식각한다. 그리고, 최상단에는 도핑된 비정질 실리콘(40)을 900 내지 1100Å정도로 증착한다.
그 후, 제3(d)도에 도시된 바와 같이, 전체 구조 상부에 공지된 사진 식각 공정에 의하여 전하 저장 전극의 크기를 한정하기 위한 마스크 패턴(도시되지 않음)을 형성한다. 그리고, 상기 마스크 패턴의 형태로 상기 도핑된 실리콘과 도핑되지 않은 폴리실리콘을 습식 식각에 의하여 식각한다. 그러면, 상기 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘의 식각 선택비에 의하여 측면부가 주름진 형태가 되어 표면적을 증대시키게 된다.
그리고, 이후 상기 마스크 패턴을 통상의 제거방식에 의하여 제거하고, 상기 구조물을 700℃ 안팎의 온도에서 30분 동안 어닐링을 실시하면 제3(d)도에 도시된 바와 같이, 상기 도핑된 비정질 실리콘은 결정질화되고, 비정질 실리콘내의 도펀트는 전하 저장 전극(41) 즉, 폴리실리콘과 비정질 실리콘으로 이루어진 층의 내부에 고르게 분포하게 되고, 최상단은 도펀트의 확산으로 인하여 표면에 굴곡이 발생하게 되어 전하 저장 전극(41)의 표면적을 확장시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명은 식각 선택비가 상이한 도핑된 비정질 실리코노가 도핑되지 않은 폴리실리콘을 전하 저장 전극으로 하여 측면부 식각시 측면부에 주름 형상의 굴곡을 형성하고, 상단에는 도펀트의 확산으로 굴곡부를 형성하여 전하 저장 전극의 표면적을 확대하고, 또한 콘택홀의 내측벽에 산화막 스페이서를 형성하여 게이트 전극과의 쇼트 및 누설 전류를 방지하여 소자의 신뢰성을 향상시킨다.

Claims (11)

  1. 필드 산화막, 게이트 전극 및 접합 영역이 구비된 반도체 기판상에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 상부에 제2층간 절연막을 형성하는 단계: 상기 제2층간 절연막상에 하부의 접합 영역을 포함하고 있는 부분이 노출되도록 마스크 패턴을 형성하는 단계: 상기 마스크 캐턴의 형태로 제2 및 제1층간 절연막을 식각하고, 상기 마스크 패턴을 제거하여 콘택홀을 형성하는 단계; 상기 소자 전면에 산화막을 증착하고 이방성 식각하여 콘택홀 측벽 스페이서를 형성하는 단계: 상기 제2층간 절연막 상부 및 콘택홀 내부에 도피오딘 비정질 실리콘과 도핑되지 않은 폴리실리콘을 번갈아 증착하는 단계; 상기 구조물 상단에 도핑된 폴리실리콘을 증착하는 단계; 상기 도핑된 비정질 실리콘 상부에 전하 저장 전극의 크기를 한정하는 마스크 패턴을 형성하는 단계: 상기 마스크 패턴의 형태로 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 식각하고 마스크 패턴을 제거하는 단계: 상기 구조물을 어닐링 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2층간 절연막의 식각단계에 있어서, 상기 제2층간 절연막은 습식 식각하고, 제1층간 절연막을 건식 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  3. 제1항에 있어서, 상기 제1 및 제2층간 절연막의 식각단계에 있어서, 상기 제1 및 제2층간 절연막은 모두 건식 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  4. 제1항에 있어서, 상기 도핑된 비정질 실리콘 LPCVD 방법에 의하여 570 내지 590℃에서 SiH4, PH3가스를 주된 가스로 하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  5. 제4항에 있어서, 상기 도핑된 비정질 실리콘의 두께는 490 내지 510Å인 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  6. 제1항에 있어서, 상기 도핑되지 않은 폴리실리콘은 600 내지 620℃정도의 온도에서 SiH4가스의 열분해하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  7. 제1항에 있어서, 상기 번갈아 형성된 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘의 두께는 4000 내지 5000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  8. 제1항 또는 제7항에 있어서, 상기 번갈아 형성된 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘의 최상단에는 도핑된 비정질 실리콘을 900 내지 1100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  9. 제1항에 있어서, 상기 도핑된 비정질 실리콘과 도핑되지 않은 폴리실리콘을 식각하는 단계는 습식 식각에 의하여 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  10. 제8항에 있어서, 상기 전하 저장 전극의 크기를 한정하는 마스크 패턴은 콘택홀 상에 형성된 도핑된 비정질 실리콘층의 일부 및 전하 저장 전극 예정 영역이외의 도핑된 비정질 실리콘 부분을 노출시키도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
  11. 제1항에 있어서, 상기 어닐링 단계는, 700℃ 안팎의 온도에서 30분 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 전극의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH04278578A (ja) * 1991-03-07 1992-10-05 Nec Corp 半導体装置およびその製造方法

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