KR100226255B1 - Wordline driving circuit of semiconductor memory device - Google Patents

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Abstract

본 발명은 전원전압의 변동에 관계없이 일정폭을 갖는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 관한 것으로서, 등화신호를 입력하여 감지증폭기 인에이블신호를 발생하는 감지증폭기 인에이블신호 발생부와, 감지증폭기 인에이블신호 발생부로부터 발생된 감지증폭기 인에이블신호를 입력하여 감지증폭기 인에이블신호를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부와, 칩인에이블신호에 의해 구동되어 전원전압이 로우 전원전압으로 변동되면 전원전압 변화감지신호를 발생하는 전원전압 변화검출부와, 상기 전원전압 변화검출부로부터 출력되는 전원전압 변화검출신호의 인가시 딜레이부로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호를 선택하기 위한 선택부와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증촉기 인에이블신호를 최종 출력신호로서 출력하고 전원전압 변화검출신호시에는 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종출력신호로서 출력하는 출력하는 출력부를 포함한다.The present invention relates to a sensing amplifier enable signal generating circuit for a semiconductor memory device having a predetermined width regardless of a change in power supply voltage. The present invention relates to a sensing amplifier enable signal generating unit for generating a sensing amplifier enable signal by inputting an equalization signal; A delay unit for delaying the sense amplifier enable signal by a desired pulse width by inputting the sense amplifier enable signal generated from the sense amplifier enable signal generator, and driven by the chip enable signal, the power supply voltage is low. Selects a power supply voltage change detection unit that generates a power supply voltage change detection signal and a detection amplifier enable signal delayed by a desired pulse width from a delay unit when a power supply voltage change detection signal outputted from the power supply voltage change detection unit is applied. Selector and detect if no change in power supply voltage is detected The detection amplifier enable signal outputted from the aeration enable signal generator is output as a final output signal, and when the power supply voltage change detection signal is detected, the width of the detection amplifier enable signal is increased by the pulse width of the detection amplifier enable signal delayed through the delay unit. And an output unit for outputting the enable signal as the final output signal.

Description

반도체 메모리소자의 감지증폭기 인에이블신호 발생회로Sense Amplifier Enable Signal Generation Circuit of Semiconductor Memory Devices

제1도는 종래의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로도.1 is a diagram illustrating a detection amplifier enable signal generation circuit of a conventional semiconductor memory device.

제2도는 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호의 블록도.2 is a block diagram of a sense amplifier enable signal of a semiconductor memory device according to an embodiment of the present invention.

제3도는 제2도의 본 발명의 반도체 메모리소자의 감지증폭기 인에이블신호의 상세회로도.3 is a detailed circuit diagram of a sense amplifier enable signal of the semiconductor memory device of FIG.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

10 : 감지증폭기 인에이블신호 발생부10: detection amplifier enable signal generator

20 : 딜레이부 30 : 전원전압 변화검출부20: delay unit 30: power supply voltage change detection unit

40 : 선택부 50 : 출력부40: selection unit 50: output unit

31 : 인에이블수단 32 : 분압수단31: enable means 32: partial pressure means

33 : 검출수단 41 : 전달수단33: detection means 41: transmission means

42 : 구동수단 43 : 선택수단42: drive means 43: selection means

본 발명은 반도체 메모리소자에 관한 것으로서, 특히 전원전압의 변동에 관계없이 일정 펄스폭을 갖는 감지증폭기 인에이블신호를 발생하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a detection amplifier enable signal generation circuit of a semiconductor memory device for generating a detection amplifier enable signal having a constant pulse width regardless of a change in power supply voltage.

도 1 은 종래의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로도를 도시한 것이다. 도 1 을 참조하면, 종래의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로는 등화신호(EQ, equalization signal)를 입력하여 소정시간 딜레이시켜 원하는 감지증폭기 인에이블신호(SE)를 출력하는 딜레이수단을 구비한다.1 illustrates a detection amplifier enable signal generation circuit diagram of a conventional semiconductor memory device. Referring to FIG. 1, a conventional sensing amplifier enable signal generation circuit of a semiconductor memory device may include a delay means for inputting an equalization signal (EQ) and delaying a predetermined time to output a desired sensing amplifier enable signal SE. Equipped.

딜레이부는 각각 인버터(IN)와 캐패시터(C)로 구성된 다단의 딜레이수단(11-14)으로 이루어져, 원하는 폭을 갖는 감지증폭기 인에이블신호(SE)를 출력하였다.The delay unit is composed of multiple stages of delay means 11-14 each composed of an inverter IN and a capacitor C, and outputs a sense amplifier enable signal SE having a desired width.

[발명이 이루고자 하는 기술적 과제][Technical problem to be achieved]

상기한 바와같은 종래의 감지증폭기 인에이블신호 발생회로는 전원전압이 변동함에 따라 각 딜레이수단(11-14)을 통해 딜레이되는 펄스의 폭이 변하였다. 따라서, 로우 전원전압(low Vcc)에서는 감지증폭기 인에이블신호의 펄스폭이 비트라인의 캐패시터에 의한 딜레이 및 워드라인 캐패시터에 의한 딜레이에 대해 충분하지 못하기 때문에 데이터 감지동작시 오동작을 하는 문제점이 있었다.In the conventional sense amplifier enable signal generation circuit as described above, the width of the pulse delayed through each delay means 11-14 is changed as the power supply voltage is changed. Therefore, at the low power supply voltage (low Vcc), the pulse width of the sense amplifier enable signal is not sufficient for the delay caused by the bit line capacitor and the delay caused by the word line capacitor. .

이를 해결하기 위하여 감지증폭기 인에이블신호의 펄스폭을 로우 전원전압에 맞추어서 증가시키면 하이 전원전압(high Vcc)에서 동작오류(lcc)가 증가하여 전력소모가 증가하는 문제점이 있었다.To solve this problem, if the pulse width of the sense amplifier enable signal is increased in accordance with the low power supply voltage, an operation error (lcc) increases at a high power supply voltage (high Vcc), thereby increasing power consumption.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 로우 전원전압에서만 감지증폭기 인에이블신호의 펄스폭을 증가시켜 전원전압의 변동에 관계없이 일정한 펄스폭을 갖는 감지증폭기 인에블신호를 발생함으로써, 로우 전원전압에서의 센싱마진확보를 확보하여 데이터 센싱시의 오동작을 방지할 수 있으며, 하이 전원전압에서의 동작전류의 증가를 방지할 수 있는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, by increasing the pulse width of the sense amplifier enable signal only at a low power supply voltage, the sense amplifier enable signal having a constant pulse width irrespective of the change in power supply voltage Generation of the sensing amplifier enable signal to secure the sensing margin at the low power supply voltage, thereby preventing malfunction during data sensing, and to prevent an increase in the operating current at the high power supply voltage. The purpose is to provide a circuit.

[발명의 구성 및 작용][Configuration and Function of Invention]

상기한 바와같은 목적을 달성하기 위하여, 본 발명은 등화신호를 입력하여 감지증폭기 인에이블신호를 발생하는 감지증폭기 인에이블신호 발생부와, 감지증폭기 인에이블신호 발생부로부터 발생된 감지증폭기 인에이블신호를 입력하여 감지증폭기 인에이블신호를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부와, 칩인에이블신호에 의해 구동되어 전원전압이 로우 전원전압으로 변동되면 전원전압 변화감지신호를 발생하는 전원전압 변화검출부와, 상기 전원전압 변화검출부로부터 출력되는 전원전압 변화검출신호의 인가시 딜레이부로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호를 선택하기 위한 선택부와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 최종 출력신호로서 출력하고 전원전압 변화검출신호시에는 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종출력신호로서 출력하는 출력부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a sense amplifier enable signal generator for inputting an equalization signal to generate a sense amplifier enable signal, and a sense amplifier enable signal generated from the sense amplifier enable signal generator. A delay unit for delaying the sense amplifier enable signal by a desired pulse width by inputting a signal, and a power voltage change detection unit driven by a chip enable signal to generate a power supply voltage change detection signal when the power supply voltage is changed to a low power supply voltage; A selector for selecting a detection amplifier enable signal delayed by a desired pulse width from the delay unit when the power supply voltage change detection signal output from the power supply voltage change detection unit is applied; Finalize the sense amplifier enable signal output from the enable signal generator. And outputting the output signal as a final output signal when the power supply voltage change detection signal outputs a detection amplifier enable signal whose width is increased by the pulse width of the detection amplifier enable signal delayed through the delay unit. .

본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 감지증폭기 인에이블신호 발생부는 상기 등화신호를 입력하고, 입력된 등화신호를 딜레이시켜 감지증폭기 인에이블신호를 발생하기 위한 다단의 딜레이수단으로 구성되는 것을 특징으로 한다.In the sensing amplifier enable signal generating circuit of a semiconductor memory device according to an embodiment of the present invention, the sensing amplifier enable signal generating unit inputs the equalization signal and delays the input equalization signal to generate a sensing amplifier enable signal. It is characterized by consisting of a multi-stage delay means for.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 딜레이부는 감지증폭기 인에이블신호 발생부로부터 인가되는 감지증폭기 인에이블신호를 원하는 펄스폭만큼 딜레이시켜 주기 위한 다수의 딜레이수단으로 이루어지는 것을 특징으로 한다.In the sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the delay unit may be configured to delay the sense amplifier enable signal applied from the sense amplifier enable signal generator by a desired pulse width. Characterized in that the delay means.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 딜레이부의 각 딜레이수단은 상기 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 입력하는 반전 게이트와, 상기 반전 게이트의 출력단에 연결된 캐패시터로 구성되는 것을 특징으로 한다.In the sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, each delay means of the delay unit and the inverted gate for inputting the sense amplifier enable signal output from the sense amplifier enable signal generator; And a capacitor connected to the output terminal of the inverting gate.

본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부는 칩인에이블신호에 의해 전원전압 변화검출부의 전원전압 변화검출동작을 인에이블시켜 주기 위한 인에이블수단과, 상기 인에이블수단에 의해 구동되어 전원전압을 분압하기 위한 분압수단과, 상기 분압수단에 의해 분압된 전압을 입력하여 전압변동을 검출하는 검출수단으로 이루어지는 것을 특징으로 한다.In the sensing amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the power supply voltage change detection unit is enabled to enable the power supply voltage change detection operation of the power supply voltage change detection unit by a chip enable signal. And a voltage dividing means driven by the enable means for dividing the power supply voltage, and a detection means for inputting the voltage divided by the dividing means to detect voltage fluctuation.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부의 인에이블수단은 게이트에 인가되는 칩인에이블신호에 의해 구동되어 전원전압을 상기 전압분압수단에 인가하는 제 1PMOS 트랜지스터로 구동되는 것을 특징으로 한다.In the sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the enable means of the power supply voltage change detection unit is driven by a chip enable signal applied to a gate to supply a power supply voltage to the voltage dividing means. It is characterized by being driven by the first PMOS transistor to be applied.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부의 분압수단은 인에이블수단을 통해 인가되는 전원전압을 분압하기 직렬연결된 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.In the sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the voltage divider of the power supply voltage change detection unit includes a plurality of NMOS transistors connected in series to divide the power supply voltage applied through the enable means. It is characterized by.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부의 검출수단은 상기 분압수단을 통해 분압된 전원전압을 입력하여 전원전압이 로우전원전압으로 변동시 전원전압 변화검출신호를 출력하는 다수의 반전 게이트로 구성되는 것을 특징으로 한다.In the sensing amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the detection means of the power supply voltage change detection unit inputs the divided power supply voltage through the voltage dividing means to change the power supply voltage to a low power supply voltage. Characterized in that it comprises a plurality of inverted gates for outputting a power supply voltage change detection signal.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부는 상기 딜레이부로부터 딜레이된 감지증폭기 인에이블신호를 전달하기 위한 전달수단과, 상기 전원전압 변화검출신호에 의해 상기 전달수단을 구동시켜 주는 구동수단과, 전원전압 변동검출시 상기 전원전압 변화검출신호에 의해 상기 전달수단을 통해 딜레이된 감지증폭기 인에이블신호를 출력부로 인가하기 선택수단으로 이루어지는 것을 특징으로 한다.In the sense amplifier enable signal generation circuit of the semiconductor memory device according to an embodiment of the present invention, the selection unit is a transfer means for transmitting a sense amplifier enable signal delayed from the delay unit and the power supply voltage change detection signal Drive means for driving the transfer means, and selection means for applying a sense amplifier enable signal delayed through the transfer means to the output unit by the power supply voltage change detection signal when the power supply voltage change is detected. .

본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부의 전달수단은 상기 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호가 각각 게이트에 인가되는 직렬연결된 제 1PMOS 트랜지스터와 제 1NMO S 트랜지스터의 CMOS 트랜지스터와, 상기 CMOS 트랜지스터의 출력을 반전시켜 상기 출력부로 인가하기 위한 제 1 반전 게이트로 구성되는 것을 특징으로 한다.In the sensing amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the transmission means of the selector is a series-connected first PMOS transistor to which the sense amplifier enable signal delayed through the delay unit is applied to the gate, respectively; And a first inverting gate for inverting the output of the CMOS transistor and applying the same to the output unit.

본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부의 구동수단은 상기 전원전압 변화검출부의 출력신호를 반전시켜 주기 위한 제 2 반전게이트와, 상기 제 2 반전 게이트의 출력에 의해 상기 전달수단을 구동시켜 주기 위한, 상기 전달수단의 제 1PMOS 트랜지스터 및 제 1NMOS 트랜지스터에 각각 연결된 제 2PMOS 트랜지스터와 제 2NMOS 트랜지스터로 구성되는 것을 특징으로 한다.In the sensing amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the driving unit of the selection unit includes a second inversion gate for inverting an output signal of the power voltage change detection unit and the second inversion; And a second PMOS transistor and a second NMOS transistor respectively connected to the first PMOS transistor and the first NMOS transistor of the transfer means for driving the transfer means by an output of a gate.

본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부의 선택수단은 게이트에 상기 전원전압 변화검출부의 출력신호가 게이트에 인가되는 제 3PMOS 트랜지스터로 구성되는 것을 특징으로 한다.In the sensing amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the selecting means of the selecting part comprises a third PMOS transistor in which an output signal of the power voltage change detecting part is applied to a gate. It is done.

본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 출력부는 전원전압 변화검출부에 의해 전원전압 변동이 검출되지 않을 경우에는 감지증폭기 인에이블신호 발생부로부터 발생되는 감지증폭기 인에이블신호를 최종출력신호로서 그대로 출력하고, 전원전압 변화검출부에 의해 전원전압 변동이 검출되었을 경우에는 감지증폭기 인에이블신호발생부로부터 출력된 감지증폭기 인에이블신호와 딜레이부를 통해 출력되는 딜레이된 감지증폭기 인에이블신호를 논리합하여 전원전압 변동에 따른 펄스폭만큼 증가된 감지증폭기 인에이블신호를 출력하는노아 게이트로 구성되는 것을 특징으로 한다.In the sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention, the output unit is a sense that is generated from the sense amplifier enable signal generator when the power supply voltage change is not detected by the power supply voltage change detection unit Outputs the amplifier enable signal as a final output signal as it is, and when a change in the power supply voltage is detected by the power supply voltage change detector, a delayed output is provided through the detection amplifier enable signal and the delay output from the detection amplifier enable signal generator. And a NOR gate configured to logically sense the sense amplifier enable signal and output a sense amplifier enable signal increased by a pulse width according to a change in power supply voltage.

[실시예]EXAMPLE

이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로의 블록도를 도시한 것이다. 도 2 를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로는 등화신호(EQ)를 입력하여 감지증폭기 인에이블신호(SE)를 발생하는 감지증폭기 인에이블신호 발생부와(10)와, 감지증폭기 인에이블신호 발생부(10)로부터 발생된 감지증폭기 인에이블신호(SE)를 입력하여 감지증폭기 인에이블신호(SE)를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부(20)와, 칩인에이블신호(CE)에 의해 구동되어 전원전압(Vcc)이 로우 전원전압으로 변동되면 전원전압 변화감지신호(VE)를 발생하는 전원전압 변화검출부(30)와, 상기 전원전압 변화검출부(30)로부터 출력되는 전원전압 변화검출신호(VE)의 인가시 딜레이부(20)로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호(SE')를 선택하기 위한 선택부(40)와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부(10)로부터 출력되는 감지증폭기 인에이블신호(SE)를 최종 출력신호(SEOUT)로서 출력하고 전원전압 변화검출신호(VE)시에는 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종출력신호(SEOUT)로서 출력하는 출력부(50)를 포함한다.2 illustrates a block diagram of a sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 2, a sense amplifier enable signal generation circuit of a semiconductor memory device according to an embodiment of the present invention generates a sense amplifier enable signal for generating a sense amplifier enable signal SE by inputting an equalization signal EQ. Delay unit for delaying the detection amplifier enable signal (SE) by the desired pulse width by inputting the detection amplifier enable signal (SE) generated from the detection unit and the detection amplifier enable signal generator (10) A power supply voltage change detection unit 30 that is driven by the chip enable signal CE and generates a power supply voltage change detection signal VE when the power supply voltage Vcc is changed to a low power supply voltage; A selection unit 40 for selecting a detection amplifier enable signal SE ′ delayed by a desired pulse width from the delay unit 20 when the power supply voltage change detection signal VE output from the change detection unit 30 is applied; Power supply voltage If not detected, the detection amplifier enable signal SE output from the detection amplifier enable signal generator 10 is output as the final output signal SEOUT, and the delay unit 20 is output when the power supply voltage change detection signal VE is detected. And an output unit 50 for outputting the sense amplifier enable signal whose width is increased by the pulse width of the sense amplifier enable signal SE 'delayed as a final output signal SEOUT.

도 3 은 도 2 의 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로의 상세 회로도를 도시한 것이다.FIG. 3 is a detailed circuit diagram of a sense amplifier enable signal generation circuit of the semiconductor memory device of FIG. 2.

본 발명의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 감지증폭기 인에이블신호 발생회로(10)의 구성 및 동작은 도 1 과 동일하다.In the sense amplifier enable signal generation circuit of the semiconductor memory device of the present invention, the configuration and operation of the sense amplifier enable signal generation circuit 10 are the same as in FIG.

도 3 을 참조하면, 딜레이부(20)는 감지증폭기 인에이블신호 발생부(10)로부터 인가되는 감지증폭기 인에이블신호(SE)를 원하는 펄스폭만큼 딜레이시켜 주기 위한, 각각 반전 게이트(IN2)와 캐패시터(C2)로 구성된 다수의 딜레이수단(21-24)로 구성된다.Referring to FIG. 3, the delay unit 20 is configured to delay the sense amplifier enable signal SE applied from the sense amplifier enable signal generator 10 by a desired pulse width, respectively. It consists of a plurality of delay means 21-24 composed of a capacitor C2.

상기 전원전압 변화검출부(30)는 칩인에이블신호(CE)에 의해 전원전압 변화검출부(30)의 전원전압 변화검출동작을 인에이블시켜 주기 위한 인에이블수단(31)과, 전원전압(Vcc)을 분압하기 위한 분압수단(32)과, 상기 분압수단(32)에 의해 분압된 전압을 입력하여 전압변동을 검출하는 검출수단(33)으로 이루어졌다.The power supply voltage change detection unit 30 uses an enable means 31 for enabling the power supply voltage change detection operation of the power supply voltage change detection unit 30 by the chip enable signal CE, and the power supply voltage Vcc. A voltage dividing means 32 for dividing and a detection means 33 for inputting a voltage divided by the voltage dividing means 32 to detect voltage fluctuations.

상기 전원전압 변화검출부(30)의 인에이블수단(31)은 게이트에 인가되는 칩인에이블신호(CE)에 의해 구동되어 전원전압(Vcc)을 전압분압수단(32)에 인가하는 제 1PMOS 트랜지스터(MP31)로 구성된다.The enable means 31 of the power supply voltage change detection unit 30 is driven by the chip enable signal CE applied to the gate to apply the power supply voltage Vcc to the voltage divider 32. It consists of

상기 전원전압 변화검출부(30)의 분압수단(32)은 인에이블수단(31)을 통해 인가되는 전원전압을 분압하기 직렬연결된 다수의 NMOS 트랜지스터(MN31-MN34)로 구성된다.The voltage dividing means 32 of the power supply voltage change detector 30 is composed of a plurality of NMOS transistors MN31-MN34 connected in series to divide the power supply voltage applied through the enable means 31.

상기 전원전압 변화검출부(30)의 검출수단(33)은 분압수단(32)을 통해 분압된 전원전압을 입력하여 전원전압이 로우전원전압으로 변동시 전원전압 변화검출신호(VE)를 출력하는 다수의 반전 게이트(IN31-IN33)로 구성된다.The detection means 33 of the power supply voltage change detector 30 inputs the power supply voltage divided by the voltage dividing means 32 and outputs a power supply voltage change detection signal VE when the power supply voltage changes to a low power supply voltage. Inverted gates IN31 to IN33.

상기 선택부(40)는 상기 딜레이부(20)로부터 딜레이된 감지증폭기 인에이블신호(SE')를 전달하기 위한 전달수단(41)과, 상기 전원전압 변화검출신호(VE)에 의해 상기 전달수단(41)을 구동시켜 주는 구동수단(42)과, 전원전압 변동검출시 상기 전원전압 변화검출신호(VE)에 의해 상기 전달수단(41)을 통한 딜레이된 감지증폭기 인에이블신호(SE')를 출력부(50)로 인가하기 선택수단(43)으로 이루어졌다.The selection unit 40 is a transmission means 41 for transmitting a sense amplifier enable signal SE 'delayed from the delay unit 20 and the transmission means by the power supply voltage change detection signal VE. Drive means 42 for driving 41 and a sense amplifier enable signal SE 'delayed through the transfer means 41 by the power supply voltage change detection signal VE when power supply voltage variation is detected; The selection means 43 are applied to the output unit 50.

상기 선택부(40)의 전달수단(41)은 상기 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')가 각각 게이트에 인가되는 직렬연결된 제 1PMOS 트랜지스터(MP41)와 제 1NMOS 트랜지스터(MN42)의 CMOS 트랜지스터와, 상기 CMOS 트랜지스터의 출력을 반전시켜 출력부(50)로 인가하기 위한 제 1 반전 게이트(IN41)로 구성된다.The transfer means 41 of the selector 40 includes a first PMOS transistor MP41 and a first NMOS transistor connected to each of which the sense amplifier enable signal SE ′ delayed through the delay unit 20 is applied to the gate. A CMOS transistor of (MN42) and a first inversion gate IN41 for inverting the output of the CMOS transistor and applying it to the output unit 50.

상기 선택부(40)의 구동수단(42)은 상기 전원전압 변화검출부(30)의 출력신호(VE)를 반전시켜 주기 위한 제 2 반전게이트(IN42)와, 상기 제 2 반전 게이트(IN42)의 출력에 의해 상기 전달수단(41)을 구동시켜 주기 위한, 상기 전달수단(41)의 제 1PMOS 트랜지스터(MP41) 및 제 1NMOS 트랜지스터(MN41)에 각각 연결된 제 2PMOS 트랜지스터(MP42)와 제 2NMOS 트랜지스터(MN42)로 구성된다.The driving means 42 of the selector 40 may include a second inversion gate IN42 for inverting the output signal VE of the power supply voltage change detector 30 and a second inversion gate IN42. A second PMOS transistor MP42 and a second NMOS transistor MN42 connected to a first PMOS transistor MP41 and a first NMOS transistor MN41 of the transfer means 41 for driving the transfer means 41 by an output, respectively. It consists of

상기 선택부(40)의 선택수단(43)은 게이트에 상기 전원전압 변화검출부(30)의 출력신호(VE)가 게이트에 인가되는 제 3PMOS 트랜지스터(MP43)로 구성된다.The selector 43 of the selector 40 is configured as a third PMOS transistor MP43 to which an output signal VE of the power supply voltage change detector 30 is applied to the gate.

상기 출력부(50)는 전원전압 변화검출부(30)에 의해 전원전압 변동이 검출되지 않을 경우에는 감지증폭기 인에이블신호 발생부(10)로부터 발생되는 감지증폭기 인에이블신호(SE)를 최종출력신호(SEOUT)로서 그대로 출력하고, 전원전압 변화검출부(30)에 의해 전원전압 변동이 검출되었을 경우에는 감지증폭기 인에이블신호발생부(10)로부터 출력된 감지증폭기 인에이블신호(SE)와 딜레이부를(20)를 통해 출력되는 딜레이된 감지증폭기 인에이블신호(SE')를 논리합하여 전원전압 변동에 따른 펄스폭만큼 증가된 감지증폭기 인에이블신호(SEOUT)를 최종 출력신호로서 출력하는 노아 게이트(NO51)로 구성된다.When the power supply voltage change detection unit 30 does not detect a change in the power supply voltage, the output unit 50 outputs a detection amplifier enable signal SE generated from the detection amplifier enable signal generator 10 to a final output signal. And outputs the signal as SEOUT, and detects a change in the power supply voltage change detection unit 30 and the delay signal of the detection amplifier enable signal SE output from the detection amplifier enable signal generation unit 10. NOA gate for outputting the sense amplifier enable signal SEOUT, which is increased by the pulse width according to the power supply voltage variation, by ORing the delayed sense amplifier enable signal SE ′ outputted through 20) as a final output signal. It consists of.

상기한 바와같은 구성을 갖는 본 발명의 감지증폭기 인에이블신호 발생회로의 동작을 설명하면 다음과 같다.Referring to the operation of the sense amplifier enable signal generation circuit of the present invention having the configuration as described above is as follows.

등화신호(EQ)가 감지증폭기 인에이블신호 발생부(10)에 인가되면, 다단의 딜레이체인(11-14)을 거쳐 감지증폭기 인에이블신호(SE)를 발생하여 딜레이부(20) 및 출력부(50)로 각각 인가한다.When the equalization signal EQ is applied to the sense amplifier enable signal generator 10, the delay amplifier 20 and the output unit are generated by generating the sense amplifier enable signal SE through the delay chains 11-14 of the multi-stage. Each is applied at (50).

딜레이부(20)는 감지증폭기 인에이블신호(10)로부터 출력된 감지증폭기 인에이블신호(SE)를 입력하여 원하는 폭만큼 딜레이시키고, 딜레이된 감지증폭기 인에이블신호(SE')를 선택부(40)로 출력한다.The delay unit 20 inputs the sense amplifier enable signal SE output from the sense amplifier enable signal 10 to delay the desired width, and selects the delayed sense amplifier enable signal SE ′ from the selector 40. )

한편, 전원전압 변화검출부(30)는 칩인에이블신호(CE)에 의해 제 1PMOS 트랜지스터(MP31)가 턴온되고, 이에 따라 전원전압(Vcc)이 다수의 NMOS 트랜지스터(MN31-MN34)를 통해 분압된다.Meanwhile, the power supply voltage change detection unit 30 turns on the first PMOS transistor MP31 by the chip enable signal CE, and accordingly, the power supply voltage Vcc is divided by the plurality of NMOS transistors MN31 to MN34.

이때, 다수의 NMOS 트랜지스터(MN31-MN34)를 통해 전압분압되어 노드(A)는 전압강하된다. 노드(A)의 전압은 전원전압(Vcc)의 변동에 따라 선형적으로 증감된다.At this time, the voltage is divided by the plurality of NMOS transistors MN31 to MN34 so that the node A is dropped. The voltage of the node A increases and decreases linearly with the change of the power supply voltage Vcc.

전원전압(Vcc)이 변동되지 않은 경우에는 검출수단(33)의 제 1 반전 게이트(IN31)의 출력신호는 로우상태로 되고, 이에 따라 검출수단(33)은 전원전압이 검출되지 않았음을 나타내는 로우상태의 검출신호(VE)를 출력한다.When the power supply voltage Vcc is not changed, the output signal of the first inverting gate IN31 of the detection means 33 goes low, whereby the detection means 33 indicates that the power supply voltage has not been detected. The detection signal VE in the low state is output.

로우상태의 검출신호(VE)는 선택부(40)의 제 3PMOS 트랜지스터(MP43)의 게이트에 인가되어 턴온되고, 제 2PMOS 트랜지스터(MP42) 및 제 2NMOS 트랜지스터(MN42)가 턴오프된다. 이에 따라 제 1PMOS 트랜지스터(MP41) 및 제 1NMOS트랜지스터(MN41)가 턴오프되어 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')는 출력부(50)로 인가되지 않게 고, 로우상태의 제 1 반전 게이트(IN41)의 출력이 출력부(50)의 노아 게이트(NO51)의 일입력으로 인가된다.The detection signal VE in the low state is applied to the gate of the third PMOS transistor MP43 of the selector 40 to be turned on, and the second PMOS transistor MP42 and the second NMOS transistor MN42 are turned off. Accordingly, the first PMOS transistor MP41 and the first NMOS transistor MN41 are turned off so that the sense amplifier enable signal SE ′ delayed through the delay unit 20 is not applied to the output unit 50. The output of the first inverted gate IN41 in the state is applied to one input of the NOR gate NO51 of the output unit 50.

따라서, 노아 게이트(NO51)는 감지증폭기 인에블신호 발생부(10)로부터 발생된 감지증폭기 인에블신호(SE)가 최종 출력신호(SEOUT)로서 출력된다.Accordingly, in the NOA gate NO51, the sense amplifier enable signal SE generated from the sense amplifier enable signal generator 10 is output as the final output signal SEOUT.

한편, 전원전압(Vcc)이 변동되어 로우 전원전압으로 되면 노드(A)의 전압을 입력으로 하는 제 1 반전 게이트(IN31)의 출력이 하이상태로 되어 전압변동을 검출하는 검출수단(33)의 출력(VE)이 하이 상태로 된다. 검출수단(33)의 하이상태 검출신호(VE)에 의해 제 3PMOS 트랜지스터(MP33)는 턴오프되고, 제 2PMOS 트랜지스터( MP32)및 제 2NMOS 트랜지스터(MN32)는 턴온된다.On the other hand, when the power supply voltage Vcc is changed to become the low power supply voltage, the output of the first inverting gate IN31, which inputs the voltage of the node A, becomes high to detect the voltage change. The output VE goes high. The third PMOS transistor MP33 is turned off by the high state detection signal VE of the detection means 33, and the second PMOS transistor MP32 and the second NMOS transistor MN32 are turned on.

이에 따라 딜레이부(20)를 통해 딜레이된 감지증폭기 인에블신호(SE')는 CCMOS 트랜지스터 및 제 1 반전 게이트(IN41)를 통해 선택부(50)의 노아 게이트(NO51)에 인가된다.Accordingly, the sense amplifier enable signal SE ′ delayed through the delay unit 20 is applied to the NOR gate NO51 of the selector 50 through the CCMOS transistor and the first inverted gate IN41.

출력부(50)의 노아 게이트(NO51)는 감지증폭기 인에이블신호 발생부(10)로부터 인가되는 감지증폭기 인에이블신호(SE)와 딜레이부를 통해 원하는 펄스폭만큼 딜레이된 인에이블신호(SE')를 입력하여 상기의 딜레이된 펄스폭만큼 펄스폭이 증가된 감지증폭기 인에이블신호를 최종출력신호(SEOUT)로서 출력한다.The NOA gate NO51 of the output unit 50 is the enable signal SE 'delayed by a desired pulse width through the sense amplifier enable signal SE applied from the sense amplifier enable signal generator 10 and the delay unit. The output signal SEN is outputted as a final output signal SEOUT by inputting the signal to the sense amplifier enable signal whose pulse width is increased by the delayed pulse width.

[발명의 효과][Effects of the Invention]

상술한 바와같은 본 발명의 감지증폭기 인에이블신호 발생회로에 따르면, 전원전압의 변동이 없는 경우에는 정상적으로 감지증폭기 인에이블신호를 발생하고, 전원전압이 로우전원전압으로 변동되는 경우에는 원하는 펄스폭만큼 감지증폭기의 인에이블신호의 펄스폭을 증가시켜 발생하므로써, 전원전압의 변동에 관계없이 일정폭을 갖는 감지 증폭기 인에이블신호를 발생할 수 있다.According to the sense amplifier enable signal generation circuit of the present invention as described above, when there is no change in the power supply voltage, the detection amplifier enable signal is normally generated, and when the power supply voltage is changed to the low power supply voltage, By generating by increasing the pulse width of the enable signal of the sense amplifier, it is possible to generate a sense amplifier enable signal having a constant width regardless of the fluctuation of the power supply voltage.

이에 따라 로우전원전압에서의 센싱마진을 확보할 수 있을 뿐만 아니라 고전압에서의 동작전류를 억제할 수 있는 이점이 있다.As a result, the sensing margin at the low power supply voltage can be secured, and the operating current at the high voltage can be suppressed.

Claims (13)

등화신호를 입력하여 감지증폭기 인에이블신호를 발생하는 감지증폭기 인에이블신호 발생부와, 감지증폭기 인에이블신화 발생부로부터 발생된 감지증폭기 인에이블신호를 입력하여 감지증폭기 인에이블신호를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부와, 칩인에이블신호에 의해 구동되어 전원전압이 로우 전원전압으로 변동되면 전원전압 변화감지신호를 발생하는 전원전압 변화검출부와, 상기 전원전압 변화검출부로부터 출력되는 전원전압 변화검출신호의 인가시 딜레이부로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호를 선택하기 위한 선택부와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 최종 출력신호로서 출력하고 전원전압 변화검출신호시에는 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종출력신호로서 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.Inputs the equalization signal to generate the sense amplifier enable signal and inputs the sense amplifier enable signal generator and the sense amplifier enable signal generated from the sense amplifier enable signal generator to input the sense amplifier enable signal by the desired pulse width. A delay unit for delaying, a power supply voltage change detection unit that is driven by a chip enable signal and generates a power supply voltage change detection signal when the power supply voltage is changed to a low power supply voltage, and a power supply voltage change detection output from the power supply voltage change detection unit A selector for selecting a sense amplifier enable signal delayed by a desired pulse width from the delay unit when a signal is applied; and a sense amplifier enable signal output from the sense amplifier enable signal generator if a change in the power supply voltage is not detected. Output as the final output signal and at the time of power supply voltage change detection signal Delay section for a the width by the pulse width of the enable signal the sense amplifier delay increases the sense amplifier enable signal semiconductor memory sense amplifier enable signal generated in the device circuit, it characterized in that it comprises an output unit for outputting a final output signal through. 제1항에 있어서, 상기 감지증폭기 인에이블신호 발생부는 상기 등화신호를 입력하고, 입력된 등화신호를 딜레이시켜 감지증폭기 인에이블신호를 발생하기 위한 다단의 딜레이수단으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.2. The semiconductor memory according to claim 1, wherein the sensing amplifier enable signal generator comprises a plurality of delay means for inputting the equalization signal and delaying the input equalization signal to generate the sensing amplifier enable signal. Detection amplifier enable signal generation circuit of the device. 제1항에 있어서, 상기 딜레이부는 감지증폭기 인에이블신호 발생부로부터 인가되는 감지증폭기 인에이블신호를 원하는 펄스폭만큼 딜레이시켜 주기 위한 다수의 딜레이수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.The sensing amplifier of claim 1, wherein the delay unit comprises a plurality of delay means for delaying a sensing amplifier enable signal applied from the sensing amplifier enable signal generator by a desired pulse width. Able signal generation circuit. 제3항에 있어서, 상기 딜레이부의 각 딜레이수단은 상기 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 입력하는 반전 게이트와, 상기 반전 게이트의 출력단에 연결된 캐패시터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.4. The apparatus of claim 3, wherein each delay means of the delay unit comprises an inverted gate for inputting a sense amplifier enable signal output from the sense amplifier enable signal generator, and a capacitor connected to an output terminal of the inverted gate. A detection amplifier enable signal generation circuit of a semiconductor memory device. 제4항에 있어서, 상기 전원전압 변화검출부는 칩인에이블신호에 의해 전원전압 변화검출부의 전원전압 변화검출동작을 인에이블시켜 주기 위한 인에이블수단과, 상기 인에이블수단에 의해 구동되어 전원전압을 분압하기 위한 분압수단과, 상기 분압수단에 의해 분압된 전압을 입력하여 전압변동을 검출하는 검출수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블 신호 발생회로.The power supply voltage change detection unit according to claim 4, wherein the power supply voltage change detection unit is enabled by a chip enable signal to enable power supply voltage change detection operation of the power supply voltage change detection unit, and is driven by the enable unit to divide the power supply voltage. And a detecting means for detecting a voltage change by inputting a voltage divided by the voltage dividing means. 제 5 항에 있어서, 상기 전원전압 변화검출부의 인에이블수단은 게이트에 인가되는 칩인에이블신호에 의해 구동되어 전원전압을 상기 전압분압수단에 인가하는 제 1PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.6. The semiconductor memory device according to claim 5, wherein the enable means of the power supply voltage change detector is constituted by a first PMOS transistor driven by a chip enable signal applied to a gate to apply a power supply voltage to the voltage divider. Sense amplifier enable signal generation circuit. 제 5 항에 있어서, 상기 전원전압 변화검출부의 분압수단은 인에블수단을 통해 인가되는 전원전압을 분압하기 직렬연결된 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.6. The sensing amplifier enable signal of claim 5, wherein the voltage divider of the power supply voltage change detector comprises a plurality of NMOS transistors connected in series to divide a power supply voltage applied through an enable means. Generating circuit. 제 5 항에 있어서, 상기 전원전압 변화검출부의 검출수단은 상기 분압수단을 통해 분압된 전원전압을 입력하여 전원전압이 로우전원전압으로 변동시 전원전압 변화검출신호를 출력하는 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.The method of claim 5, wherein the detection means of the power supply voltage change detector comprises a plurality of inverted gates for inputting the power supply voltage divided by the voltage dividing means to output a power supply voltage change detection signal when the power supply voltage changes to a low power supply voltage And a sense amplifier enable signal generation circuit of the semiconductor memory device. 제 1 항에 있어서, 상기 선택부는 상기 딜레이부로부터 딜레이된 감지증폭기 인에이블신호를 전달하기 위한 전달수단과, 상기 전원전압 변화검출신호에 의해 상기 전달수단을 구동시켜 주는 구동수단과, 전원전압 변동검출시 상기 전원전압 변화검출신호에 의해 상기 전달수단을 통한 딜레이된 감지증폭기 인에이블신호를 출력부로 인가하기 선택수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.2. The apparatus of claim 1, wherein the selector comprises: transfer means for transmitting a sense amplifier enable signal delayed from the delay unit, drive means for driving the transfer means by the power supply voltage change detection signal, and power supply voltage variation And a selection means for applying a sense amplifier enable signal delayed through the transfer means to an output part by the power supply voltage change detection signal upon detection. 제 9 항에 있어서, 상기 선택부의 전달수단은 상기 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호가 각각 게이트에 인가되는 직렬연결된 제 1PMOS 트랜지스터와 제 2 NMOS 트랜지스터의 CMOS 트래지스터와, 상기 CMOS 트랜지스터의 출력을 반전시켜 상기 출력부로 인가하기 위한 제 1 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.10. The semiconductor device of claim 9, wherein the transfer unit of the selector comprises: a CMOS transistor of a series-connected first PMOS transistor and a second NMOS transistor to which a sense amplifier enable signal delayed through the delay unit is applied to a gate; And a first inverting gate for inverting and applying the inverse to the output unit. 제 9 항에 있어서, 상기 선택부의 구동수단은 상기 전원전압 변화검출부의 출력신호를 반전시켜 주기 위한 반전 제 2 게이트와, 상기 제 2 반전 게이트의 출력에 의해 상기 전달수단을 구동시켜 주기 위한, 상기 전달수단의 제 1PMOS트랜지스터와 및 제 2NMOS 트랜지스터에 각각 연결된 제 2NMOS 트랜지스터와 제 2PMOS 트랜지스터의 CMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.The driving unit of claim 9, wherein the driving unit of the selector is configured to drive the transfer unit by an inverted second gate for inverting an output signal of the power voltage change detector and an output of the second inverted gate. And a second NMOS transistor connected to a second NMOS transistor and a CMOS transistor of a second PMOS transistor respectively connected to the first PMOS transistor of the transfer means. 제 9 항에 있어서, 상기 선택부의 선택수단은 게이트에 상기 전원전압 변화검출부의 출력신호가 게이트에 인가되는 제 3PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.10. The sensing amplifier enable signal generation circuit of claim 9, wherein the selecting unit of the selecting unit comprises a third PMOS transistor in which an output signal of the power voltage change detecting unit is applied to a gate. 제 1 항에 있어서, 상기 출력부는 전원전압 변화검출부에 의해 전원전압 변동이 검출되지 않을 경우에는 감지증폭기 인에이블신호 발생부로부터 발생되는 감지증폭기 인에이블신호를 최종출력신호로서 그대로 출력하고, 전원전압 변화검출부에 의해 전원전압 변동이 검출되었을 경우에는 감지증폭기 인에이블신호발생부로부터 출력된 감지증폭기 인에이블신호와 딜레이부를 통해 출력되는 딜레이된 감지증폭기 인에이블신호를 논리합하여 전원전압 변동에 따른 펄스폭만큼 증가된 감지증폭기 인에이블신호를 출력하는 노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로.The method of claim 1, wherein the output unit outputs a sense amplifier enable signal generated from the sense amplifier enable signal generation unit as a final output signal when a change in the power supply voltage is not detected by the power supply voltage change detection unit. When a change in the power supply voltage is detected by the change detector, the sense amplifier enable signal outputted from the detection amplifier enable signal generator and the delayed detection amplifier enable signal outputted through the delay unit are logically summed together to generate a pulse width according to the change in power supply voltage. A sense amplifier enable signal generation circuit of a semiconductor memory device, characterized in that it comprises a NOR gate for outputting an increased sense amplifier enable signal.
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