KR100224790B1 - A semiconductor device with a strobe control apparatus - Google Patents
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Abstract
본 발명은 스트로브 신호 제어 수단을 갖는 반도체 장치에 관한 것으로, 반도체 장치에서 가각 위치가 다른 셀 어레이 블럭에서 데이타를 리드할 경우, 리드 센스앰프를 스트로빙하는 스토로브 신호의 딜레이를, 상기 각 셀 어레이 블럭이 위치하는 Yi 라인고, IO 및 /IO라인에 걸리는 RC 딜레이와 동일한 딜레이를 거쳐 인가되도록 하므로써, 위치가 서로 다른 셀 어레이 블럭에서 동일한 딜레이를 거쳐 인가되도록 하므로써, 위치가 서로 다른 셀 어레이 블럭에서 데이타를 리드한다 하더라도, 동일한 동작으로 리드가 되도록 하여, 리드 동작의 신뢰성을 향상시키는 잇점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having strobe signal control means. When the data is read from a cell array block having different positions in the semiconductor device, the delay of the strobe signal for strobing the read sense amplifier is determined. The block is located on the Yi line where the block is located and applied through the same delay as the RC delay on the IO and / IO lines. Even when data is read, there is an advantage that the read operation is performed in the same operation, thereby improving the reliability of the read operation.
Description
본 발명은 스트로브 신호 제어 수단을 갖는 반도체 장치에 관한 것으로, 특히 리드 센스앰프에 스트로브 신호인가시, 이 스트로브 신호에 걸리는 딜레이를 셀 어레이의 위치에 따른 Yi 라인 및 I/O(Input/Output) 라인이 갖는 딜레이와 동일하도록 하므로써, 리드 센스 앰프로 부터 위치가 다른 각각의 셀 어레이 블럭에서의 IO라인과 /IO 라인간의 전압 차를 일정하게 유지하도록 한 스트로브 신호 제어 수단을 갖는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a strobe signal control means. In particular, when a strobe signal is applied to a read sense amplifier, the delay applied to the strobe signal is determined based on the position of the cell array and the I / O (Input / Output) line. The present invention relates to a semiconductor device having strobe signal control means for maintaining a constant voltage difference between the IO line and the / IO line in each cell array block having a different position from the read sense amplifier.
종래 반도체 장치에서는 Yi 라인이 인에이블된 후 IO 라인에 실리는 스몰(small) 시그날 데이타의 스트로빙 펄스로 Yi를 인에이블 시키는 기준 클럭을 게이트 딜레이 시켜 사용하였다.In a conventional semiconductor device, a reference clock for enabling Yi with a strobing pulse of small signal data loaded on an IO line after the Yi line is enabled is used as a gate delay.
따라서 상기 Yi 인에이블 신호로 부터 스트로브 펄스 사이의 딜레이는 일정한 값이 되어, 데이타를 저장하는 셀 어레이 블럭의 위치에 따라 데이타가 IO 라인에 실리는 시간이 달라질 경우(Yi 라인 및 IO 라인의 RC 딜레이에 의해 달라짐) 스트로빙을 해할때 IO 라인의 전압 차가 각각의 셀 어레이 블럭에 따라 다르게되는 트로빙을 행할때 IO 라인의 전압 차가 각각의 셀 어레이 블럭에 따라 다르게되는 문제점이 있다.Therefore, the delay between the Yi enable signal and the strobe pulse becomes a constant value, and the time the data is loaded on the IO line depends on the position of the cell array block storing the data (RC delay of the Yi line and the IO line). When strobing, there is a problem that the voltage difference of the IO line is different for each cell array block when performing the troughing when the voltage difference of the IO line is different for each cell array block.
또한, 상기 Yi 인에이블 신호의 폭이 좁아지거나, Yi 신호 사이클 타임의 발라질 경우 스트로빙 타이밍이 맞지 않아 데이타 리드 동작에 오류가 발생할 소지가 많다.In addition, when the width of the Yi enable signal is narrowed or the Yi signal cycle time is applied, the strobe timing is not corrected, which may cause errors in the data read operation.
본 발명에서는 상기에 기술한 바와 같은 종래 문제점을 해결하기 위해, 리드 센스 앰프에 인가되는 스트로브 신호를 Yi 라인 및 IO 라인이 가지는 RC 딜레이와 동일한 RC 딜레이를 갖도록 하여, 데이타를 저장하는 각 셀 어레이 블럭의 위치에 따라 스트로빙 타이밍이 달라지도록 하는 것을 목적으로 한다.In the present invention, in order to solve the conventional problems as described above, each cell array block for storing data by having the strobe signal applied to the read sense amplifier to have the same RC delay as the RC delay of the Yi and IO lines. It is an object of the strobe timing to vary depending on the position of.
즉, 각각 위치가 다른 셀 어레이 블럭에서 Yi 인에이블 신호와 스트로빙 펄스 사이의 딜레이를 동일하도록 하여, 위치가 다른 셀 어레이에서 데이타를 리드할 경우에도 리드 센스앰프에서의 IO 라인과, /IO 라인 사이의 전압 차를 일정하도록 하여, 항상 안정적인 센싱이 이루어지도록 한 것이다.In other words, the delay between the Yi enable signal and the strobe pulse in the cell array block having different positions are the same, so that the IO line and / IO line in the read sense amplifier can be read even when data is read from the cell array having different positions. The voltage difference between them is constant, so that stable sensing is always achieved.
제1도는 본 발명에 의한 스트로브 신호 제어 회로를 포함하는 반도체 장치의 개략도.1 is a schematic diagram of a semiconductor device including a strobe signal control circuit according to the present invention.
제2도는 본 발명의 스트로브 신호 제어 회로의 시뮬레이션 결과를 나타내는 그래프.2 is a graph showing a simulation result of the strobe signal control circuit of the present invention.
제3도는 제2도의 주요부분에 대한 부분 확대도.3 is an enlarged partial view of the main part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 셀 어레이 블럭 2 : 비트 센스 앰프1: cell array block 2: bit sense amplifier
3 : Yi 신호 출력 디코더 4 : 리드 센스 앰프3: Yi signal output decoder 4: lead sense amplifier
5 : 스트로브 펄스 발생기 6 : 전달 수단5: strobe pulse generator 6: transmission means
S-D : 스트로브 펄스 드라이브 라인S-D: Strobe Pulse Drive Line
S-R : 스트로브 펄스 리시브 라인S-R: Strobe Pulse Receive Line
상기와 같이 동작되는 본 발명의 반도체 장치는 하나의 Yi 라인에 공통 연결 되는 다수의 셀 어레이 블럭이 존재하고, 스트로브 신호 인가에 따라 활성화 되어 상기 셀 어레이 블럭에서 출력되는 데이타를 입출력 라인(IO, /IO)을 통해 입력받는 리드 센스앰프가 존재하는 반도체 장치에 있어서, 리드 센스앰프로 부터 각각 위치가 다른 셀 어레이들의 위치에 따라 상기 리드 센스앰프에 인가되는 스트로브 신호의 딜레이 기간이 각기 다르게 입력되록 하여 각 셀 어레이 마다 안정적인 데이타 리드를 할 수 있도록, 상기 Yi 라인에 걸리는 RC 라인에 걸리는 RC 딜레이와 동일한 딜레이 조건을 갖는 스트로브 펄스 드라이브 라인 라인과, 상기 IO 및 /IO 라인에 걸리는 RC 딜레이와 동일한 딜레이 조건을 갖는 스트로브 펄스 리시브 라인과, 상기 스트로브 펄스 드라이브 라인과 스트로브 펄스 리시브 라인 상호간 경로 활성화를 위한 저달 수단 및 상기 스트로브 펄스 드라이브 라인에 클럭을 인가하는 스트로브 펄스 발생기로 이루어진 스트로브 신호 제어 수단을 포함하는 것을 특징으로 하는 한다.In the semiconductor device of the present invention operated as described above, there are a plurality of cell array blocks commonly connected to one Yi line, and are activated according to the application of a strobe signal to output data outputted from the cell array block. In a semiconductor device having a read sense amplifier input through IO), a delay period of a strobe signal applied to the read sense amplifier is input differently according to positions of cell arrays having different positions from the read sense amplifier. Strobe pulse drive line line having the same delay condition as the RC delay applied to the RC line applied to the Yi line, and the same delay condition as the RC delay applied to the IO and / IO lines so as to enable stable data read for each cell array. Strobe pulse receiving line and the strobe pulse Jeodal means for the probe line and the strobe pulse between the receive line path enabled and comprises a strobe signal control means consisting of a strobe pulse generator for applying a clock pulse to the strobe drive line.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 의해 구현된 스트로브 신호 제어수단을 가지는 반도체 장치의 회로도로, 셀 어레이 선택 신호(51)에 의해 액티브 되는 다수개의 셀 어레이 블럭(1)과, 상기 각각의 셀 어레이 블럭(1)에 일대일 연결되어 셀에서 출력되는 데이타를 증폭하는 다수개의 비트 센스앰프(2)와, 컬럼 프리디코더(도면에는 도시하지 각의 비트 센스앰프에 연결되어 있는 컬럼 키는 Yi 신호 출력 디코더(3)와, 상기 비트 센스 앰프(2)를 통해 증폭된 데이타를 IO라인을 통해 입력받아 외부로 출력할 수 있도록 증폭하는 리드 센스 앰프(4)와, 상기 다수개의 리드 센스 앰프(4)에 인가되는 스트로브 신호를 발생시키는 스트로브 펄스 발생기(5)와, 상기 스트로브 펄스 발생기(5)에 연결되며, 상기 스트로브 펄스 발생기(5)에서 발생된 스트로브 펄스를 구동시키는 스트로브 펄스 드라이브 라인 라인(S-D)과, 스트로브 펄스를 센스앰프(4)에 인가하는 스트로브 펄스 리시브 라인(S-R), 및 상기 스트로브 펄스 드라이브 라인(S-D)과 스트로브 펄스 리시브 라인(S-R) 사이의 경로를 활성화 시키는 전달 수단(6)을 포함한다.1 is a circuit diagram of a semiconductor device having a strobe signal control means implemented by the present invention, wherein a plurality of cell array blocks 1 activated by a cell array selection signal 51 and each of the cell array blocks 1 are shown in FIG. A plurality of bit sense amplifiers (2) connected to one-to-one and amplifying data output from a cell, and a column key connected to a column predecoder (not shown in the drawing, each bit sense amplifier) are the Yi signal output decoder (3). And a read sense amplifier 4 for amplifying the data amplified through the bit sense amplifier 2 through an IO line and outputting the data to the outside, and a strobe applied to the plurality of read sense amplifiers 4. A strobe pulse generator 5 for generating a signal and a strobe pulse connected to the strobe pulse generator 5 for driving a strobe pulse generated by the strobe pulse generator 5. The strobe pulse line (SD), the strobe pulse receive line (SR) for applying the strobe pulses to the sense amplifier (4), and the path between the strobe pulse drive line (SD) and the strobe pulse receive line (SR). And a delivery means (6).
이때 상기 스트로브 펄스 드라이브 라인(S-D)과, 스트로브 펄스 리시브 라인(S-R)은 상기 리드 센스 앰프(4)로 부터 위치한 거리가 서로 다른 각각의 셀 어레이에서 데이타가 출력되더라도 리드 센스앰프(4)에서는 각각에 대해 동일한 조건으로 데이타를 증폭할 수 있도록 하기 위해, 상기 스트로브 펄스 드라이브 라인(S-D)은 상기 Yi 라인과 동일한 폭(width), 스페이스(space), 길이(length)를 갖도록 설계해, Yi 라인의 RC 딜레이와 동일한 딜레이를 갖도록 한다.At this time, the strobe pulse drive line SD and the strobe pulse receive line SR are each of the read sense amplifier 4 even though data is output from each cell array having a different distance from the read sense amplifier 4. In order to be able to amplify the data under the same conditions, the strobe pulse drive line SD is designed to have the same width, space, and length as the Yi line. Try to have the same delay as the RC delay.
그리고 상기 스트로브 펄스 리시브 라인(S-R)은 IO 및 /IO라인과 동일한 폭(width), 스페이스(space), 길이(length)를 갖도록 설계해, IO 및 / IO라인의 RC 딜레이와 동일한 딜레이를 갖도록 한다.The strobe pulse receive line SR is designed to have the same width, space, and length as the IO and / IO lines, so as to have the same delay as the RC delay of the IO and / IO lines. .
또한, 상기 전달 수단(6)은 셀 어레이 선택 신호(S1)가 인에이블 되면, 이를 반전시켜 전달 트랜지스터(PT2)의 일측에 인가하는 인버터(INV1)와, 상기 인버터(INV1)에서 인가되는 신호와, 셀 어레이 선택 신호(S1)를 입력받아 턴-온되는 전달 트랜지스터(PT2)로 이루어지면, 이 전달 트랜지스터(PT2)는 상기 스트로브 펄스 드라이브 라인(S-D)과 스트로브 펄스 리시브 라인(S-R) 사이에 연결된다.In addition, when the cell array selection signal S1 is enabled, the transfer means 6 may invert it and apply it to one side of the transfer transistor PT2 and the signal applied from the inverter INV1. The transfer transistor PT2 is connected between the strobe pulse drive line SD and the strobe pulse receive line SR when the cell array selection signal S1 is input and turned on. do.
상기와 같이 설계된 본 발며의 리드 센스앰프 스트로브는 신호 제어 수단의 동작을 설명하면, 다수개의 셀 어레이 중 동작될 셀 어레이를 선택하는 셀 어레이 선택 신호(S1)가 입력되면, 이 셀 어레이 선택 신호(S1)에 의해 상기 스트로브 펄스 드라이브 라인(S-D)과 스트로브 펄스 리시브 라인(S-R) 사이에 경로가 활성화 된다.The lead sense amplifier strobe of the present invention designed as described above describes the operation of the signal control means. When the cell array selection signal S1 for selecting the cell array to be operated among the plurality of cell arrays is input, the cell array selection signal ( S1) activates a path between the strobe pulse drive line SD and the strobe pulse receive line SR.
예를 들어 제1도에 도시된 셀 어레이 중 제1셀 어레이(A)가 선택되어 데이타를 읽어낸다고 하면, Yi 인에이블로 부터 리드 센스앰프(4) 까지의 총 지연시간은 'TYi-A+ TIO-A( = Yi 라인의 RC 딜레이 + IO 라인의 RC 딜레이)'가 되고, 이는 스트로브 펄스 드라이브 라인(S-D)과, 스트로브 펄스 리시브 라인(S-R)의 RC 딜레이가 각각 상기 'TYi-A+ TIO-A와 동일하므로, 리드 센스앰프(4)에서 스트로브 펄스가 인에이블 될때 IO 및 /IO 라인에 실린 데이타 폭(전압 차)은 제1셀 어레이 블럭(A)이거나 제2셀 어레이 블럭(B)의 경우 모두 동일하게 된다.For example, if the first cell array A is selected from among the cell arrays shown in FIG. 1 to read data, the total delay time from Yi enable to the read sense amplifier 4 is 'T Yi-A'. + T IO-A (= RC delay of Yi line + RC delay of IO line) ', which means that the RC delay of the strobe pulse drive line (SD) and the strobe pulse receive line (SR) is the' T Yi- ', respectively. Since A + T is the same as IO-A , when the strobe pulse is enabled in the read sense amplifier 4, the data width (voltage difference) carried on the IO and / IO lines is either the first cell array block A or the second cell array. In the case of block B, they are all the same.
(참고로 제2셀 어레이 블럭(B)에서의 Yi 라인의 RC딜레이와 IO 라인의 RC딜레이는 'TYi-B+ TIO-B로 상기 제1셀 어레이 블럭(A)하고 다름을 알 수 있다.)(For reference, the RC delay of the Yi line in the second cell array block B and the RC delay of the IO line are different from the first cell array block A in terms of 'T Yi-B + T IO-B' . have.)
즉, 셀 어렝이 블럭의 위치가 다르다 하더라도 리드 센스앰프(4)에서 센싱하는 동작은 동일하게 이루어지는 것이다.That is, even if the position of the cell array block is different, the sensing operation of the read sense amplifier 4 is performed in the same manner.
이의 동작을 상세히 설명한면, 제1셀 어레이 블럭(A)의 셀 어레이 선택신호(S1)가 인에이블 되면, 스트로브 펄스 드라이브 라인(S-D)과 스트로브 펄스 리시브 라인(S-R) 사이에 연결된 전달 트랜지스터(PT2)를 통해 각 라인간에 경로가 활성화 되고, 스트로브 펄스 발생기(5)에는 내부 클럭이 인가되어 스트로브 신호를 활성화 시킬 수 있도록 하는 바, 이때 상기 내부 클럭은 Yi 신호를 디코딩하는 Yi 신호 출력 디코더(3)에 내부 클럭이 인가될때 동시에 인가된다.The operation thereof will be described in detail. When the cell array selection signal S1 of the first cell array block A is enabled, the transfer transistor PT2 is connected between the strobe pulse drive line SD and the strobe pulse receive line SR. The path between the lines is activated through the circuit, and an internal clock is applied to the strobe pulse generator 5 to activate the strobe signal, wherein the internal clock decodes the Yi signal. It is applied simultaneously when the internal clock is applied.
이어 상기 스트로브 펄스 발생기(5)에서 생성된 펄스는 스트로브 펄스 드라이브 라인(S-D)을 통해 스트로브 펄스 리시브 라인(S-R)으로 인가되고, 이 신호는 상기 리드 센스앰프(4)에 입력된다.The pulse generated by the strobe pulse generator 5 is then applied to the strobe pulse receive line S-R via the strobe pulse drive line S-D, and this signal is input to the read sense amplifier 4.
따라서 위치가 서로 다른 각각의셀 어레이 블럭에서 데이타를 리드한다. 할지라도 이 스트로브 펄스가 각 셀 어레이(A, …, B)에 연결된 Yi 라인과, IO 및 /IO 라인에서 딜레이는 RC 딜레이와 도일한 딜레이를 갖기 때문에 상기 리드 센스앰프(4)에 인가되는 타이밍이 각 셀 어레이 별로 달라져 결국에는 모든 셀 어레이 블럭에서 동일한 동작으로 데이타를 리드할 수 있도록 한다.Therefore, data is read from each cell array block having a different position. However, the timing at which this strobe pulse is applied to the read sense amplifier 4 since the delays at the Yi lines connected to the cell arrays A, ..., B, and the IO and / IO lines have the same delay as the RC delay. Each cell array is different so that data can be read in the same operation in all cell array blocks.
제2도와 제3도는 상기와 같은 결과를 나타내는 시뮬레이션 그래프로, 제2도는 제2도의 부분 확대도이다.2 and 3 are simulation graphs showing the above results, and FIG. 2 is a partially enlarged view of FIG.
제3도에서 내부 클럭을 게이트 딜레이 (주로 인버터를 사용하여 딜레이 시킴)시켜 스트로브 펄스로 사용하는 기존의 방식을 나타내는 그래프(S2-old)를 보면, 제1셀 어레이 블럭(A)에서 IO라인과 /IO라인의 전압 차는 약 0.15V(2.5(/IO) - 2.35(IO))이고, 제2셀 어레이 블럭(B)에서 IO 라인과 /IO 라인의 전압 차는 약 0.1V(2.5(IO ) - 2.4(/IO))로써, 셀 어레이의 위치에 따라 약 0.05V의 편차를 나타낸다.In FIG. 3, a graph (S2-old) showing a conventional method of using an internal clock as a strobe pulse by using a gate delay (primarily using an inverter) is shown in the first cell array block A. The voltage difference between the / IO line is about 0.15V (2.5 (/ IO)-2.35 (IO)), and the voltage difference between the IO line and the / IO line in the second cell array block (B) is about 0.1V (2.5 (IO)- 2.4 (/ IO)), which represents a deviation of about 0.05 V depending on the position of the cell array.
반면, 본 발명에서 구현된 방식을 사용한 결과(S2-new)를 보면, 제1셀 어레이 블럭(A)에서 IO 라인과 /IO 라인의 전압 차는 약 0.13V(2.5(IO ) - 2.38(/IO))이고, 제2셀 어레이 블럭(A)에서 IO 라인과 /IO 라인의 전압 차는 약 0.15F(2.5(IO)-2.35(/IO))로써, 셀 어레이의 위치에 따라 약 0.02V의 편차를 나타낸다.On the other hand, as a result of using the scheme implemented in the present invention (S2-new), the voltage difference between the IO line and the / IO line in the first cell array block (A) is about 0.13V (2.5 (IO)-2.38 (/ IO) ), And the voltage difference between the IO line and the / IO line in the second cell array block A is about 0.15F (2.5 (IO) -2.35 (/ IO)), with a deviation of about 0.02V depending on the position of the cell array. Indicates.
이처럼 각 셀 어레이 위치에 따라 스트로브 펄스 딜레이를 Yi 라인 또는 IO 라인에서의 딜레이와 동일하게 딜레이 시켜 입력하므로써, 각 셀 어레이 끼리의 전압차를 줄인다.As described above, the strobe pulse delay is input according to the position of each cell array in the same manner as the delay in the Yi line or the IO line, thereby reducing the voltage difference between each cell array.
이상에서 상세히 설명한 바와 같이 본 발명은 반도체 장치에서 각각 위치가 다른 셀 어레이 블럭에서 데이타를 리드할 경우, 리드 센스앰프를 스트로빙하는 스토로브 신호의 딜레이를, 상기 각 셀 어레이 블럭이 위치하는 Yi 라인과, IO 및 /IO 라인에서 딜레이되는 RC 딜레이와 동일한 딜레이를 거쳐 인가되도록 하므로써, 위치가 서로 다른 셀 어레이 블럭에서 데이타를 리드한다 하더라도, 동일한 동작으로 리드가 되도록 하여, 리드 동작의 신뢰성을 향상시키는 잇점이 있다.As described in detail above, in the semiconductor device, when a data is read from a cell array block having a different position, a delay line of a strobe signal for strobing a read sense amplifier is obtained. By applying the same delay as the RC delay delayed on the IO and / IO lines, even if data is read from cell array blocks having different positions, the read operation is performed in the same operation, thereby improving the reliability of the read operation. There is an advantage.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090624 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |