KR100223596B1 - 션트 레귤레이터를 이용한 액정 표시 장치용 계조전압 발생회로 - Google Patents

션트 레귤레이터를 이용한 액정 표시 장치용 계조전압 발생회로 Download PDF

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Abstract

이 발명은 션트 레귤레이터(shunt regulator)를 이용한 액정 표시 장치(LCD : Liquid Crystal Display)용 계조 전압 발생회로에 관한 것으로서, 전원전압(VDD)과 접지(GND) 사이에 직렬로 연결된 다수의 저항(R1∼R9)으로 구성되며, 상기 전원전압을 소정 수의 단계로 분배된 전압을 상기 각 저항 사이의 접점을 통해 출력하는 저항회로, 상기 저항회로에서 출력되는 다수의 분배된 전압을 단위이득 증폭하여 계조 전압으로서 출력하는 버퍼부(35), 및 상기 저항회로의 임의로 선택된 2이상의 접점의 전위를 소정 레벨로 유지시키며, 상기 접점의 전위는 내부의 저항비에 의해 미리 설정되도록 하는 다수의 션트 레귤레이터(31∼34)로 구성되어, 각 션트 레귤레이터에 의해 대응하는 계조 전압의 전위가 독립적으로 조정 가능하도록 함으로써 특정 계조 전압에 의한 플리커 현상을 억제할 수 있다.

Description

션트 레귤레이터를 이용한 액정 표시 장치용 계조 전압 발생회로
이 발명은 션트 레귤레이터(shunt regulator)를 이용한 액정 표시 장치(LCD : Liquid Crystal Display)용 계조 전압 발생회로에 관한 것으로서, 더욱 상세하게 말하자면 상기 션트 레귤레이터에 의해 특정 계조 전압이 독립적으로 조정되도록 함으로써 특정 계조 전압에 의한 플리커 현상을 억제할 수 있는 계조 전압 발생회로에 관한 것이다.
도1에는 일반적인 박막 트랜지스터(TFT : Thin Film Transistor) 액정 표시 장치의 패널(panel) 상의 임의의 한 화소가 도시되어 있다.
상기 도1을 참조하면, 게이트 라인과 데이타 라인은 수직으로 교차한다. 박막 트랜지스터의 게이트 전극은 상기 게이트 라인에 연결되며, 소스 전극은 상기 데이타 라인에 연결된다. 상기 박막 트랜지스터의 드레인 전극에는 액정 커패시터를 구성하는 화소 전극과 공통 전극이 차례로 형성되며, 상기 공통 전극에는 공통 전극 전압(Vcom)이 인가된다. 또한, 상기 화소 전극과 공통 전극 사이에는 액정층이 형성된다. 상기 드레인 전극에는 유지 커패시터(Cst)가 연결되며, 공통 전극 전압(Vcom)이 상기 유지 커패시터(Cst)에 인가된다.
상기 박막 트랜지스터는 게이트 라인을 통해 인가되는 게이트 전압에 따라 턴온 또는 턴오프된다. 상기 박막 트랜지스터의 턴온 상태에서는 데이타 라인을 통해 데이타 전압이 화소 전극에 인가되며, 액정 커패시터에는 화소 전극 전압과 공통 전극 전압 사이의 차이에 해당하는 전압이 충전된다. 이 상태에서 박막 트랜지스터가 턴오프되면, 상기 인가된 데이타 전압은 상기 화소 전극에서 유지된다. 상기 액정층의 투과율은 화소 전극 전압과 공통 전극 전압의 전위차에 의해 결정된다.
도2a에는 상기 도1의 회로에서 임의의 한 화소에 사용되는 게이트 전압과 화소전극 전압의 관계를 설명하는 파형이 도시되어 있다.
상기 도2a에서 게이트 온 시간, 20∼30 ㎲는 1수평라인 구간이며, 상기 게이트 온 시간과 오프 시간을 합한 시간은 1프레임 구간이다. 상기 1수평라인 구간은 액정 표시 장치가 하나의 수평라인을 구동하는 데 걸리는 시간이며, 1프레임 구간은 하나의 화면을 구동하는 데 걸리는 시간이다. 게이트 전압은 1프레임 구간 중 1수평라인 구간동안 턴온 레벨이며, 나머지 구간에서는 턴오프 레벨이다. 이상적인 화소 전극 전압은 상기 도2a에 도시된 바와 같이 게이트 전압이 턴오프 레벨로 떨어지더라도 턴온 상태에서의 전압을 유지한다. 이것은 박막 트랜지스터의 턴오프에 의해 전하 누설 경로가 완전히 차단되었다는 가정하에서 가능하다. 그러나, 실제적으로는 도1에 도시된 바와 같이, 상기 박막 트랜지스터의 게이트-드레인 및 소스-드레인 사이에 기생 커패시터(Cgd, Cds)가 존재함으로 인해 전류 누설 경로가 존재하며, 상기 기생 경로를 통해 누설 전류가 흐른다. 상기 도1에 도시하지 않았지만, 경우에 따라서는 데이타 라인과 화소 전극 사이의 중첩 커패시터(overlap capacitor)도 존재한다.
따라서, 게이트 전압의 턴오프 레벨에서 화소 전극 전압은 소정 레벨 만큼 떨어지며, 이러한 전압 강하에 상응하는 값을 킥백 전압(kickback voltage)(△V)이라고 한다. 도2b에는 실제적인 화소전극 전압의 파형이 도시되어 있으며, 전형적인 킥백 전압(△V)이 도시되어 있다. 액정 커패시터의 커패시턴스를 Clc라고 할 때, 상기 킥백 전압(△V)은 아래의 수식으로 표현된다.
상기 킥백 전압으로 인한 왜곡은 신호 전압의 극성에 관계없이 항상 화소 전극의 전위를 끌어내리도록 작용하기 때문에 화소전극에서 유지되는 전압은 데이타 라인으로부터 인가된 전압에 비해 (△V)만큼 낮다. 따라서, 공통전극 전압(Vcom)을 데이타 라인으로부터 인가되는 전압에 대해 상기 킥백 전압(△V)만큼 낮게 설정해야 한다. 상기 킥백 전압의 존재는 액정 커패시터에 인가되는 실효 전압의 비대칭성을 야기시키며, 이로 인해 플리커가 발생한다. 그러나, 상기 공통전극 전압(Vcom)의 조정만으로는 정확하게 액정 커패시터의 실효 전압이 대칭성을 가지도록 할 수 없다.
또한, 계조 전압을 발생하는 데 기준이 되는 계조 기준 전압을 조정함으로써 플리커를 감소시키는 방법도 사용되고 있다. 통상, 계조 전압은 소스 구동부에서 색신호에 따라 임의의 하나가 선택되며, 이 선택된 전압이 액정 패널 상의 대응하는 화소의 데이타 라인에 인가된다. 그러나, 이 방법은 특정 계조 전압에서의 플리커를 없애려고 하더라도 계조 기준 전압을 조정해야 하므로, 계조 기준 전압이 변할 때 다른 계조 전압도 함께 변화하여 다른 계조 전압에서 플리커가 발생하게 되는 문제점이 있다.
이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 적어도 둘 이상의 션트 레귤레이터에 의해 특정의 또는 모든 계조 전압이 독립적으로 조정될 수 있도록 하는 액정 표시 장치용 계조 전압 발생회로를 제공하는 데 있다.
도1은 박막 트랜지스터 액정 표시 장치의 한 화소를 도시한 등가 회로.
도2a는 상기 도1의 회로에서 게이트 전압과 이상적인 화소전극 전압의 관계를 도시한 파형.
도2b는 상기 도1의 회로에서 실제적인 화소전극 전압의 파형.
도3은 이 발명의 실시예에 따른 계조 전압 발생회로.
도4는 상기 도3의 회로에서 임의의 션트 레귤레이터를 상세하게 도시한 회로.
상기한 목적을 달성하기 위하여, 이 발명에 따른 액정 표시 장치용 계조 전압 발생회로는, 전원전압과 접지 사이에 직렬로 연결된 다수의 저항으로 구성되며, 상기 전원전압을 소정 수의 단계로 분배된 전압을 상기 각 저항 사이의 접점을 통해 출력하는 저항회로, 상기 저항회로에서 출력되는 다수의 분배된 전압을 단위이득 증폭하여 계조 전압으로서 출력하는 버퍼부, 및 상기 저항회로의 임의로 선택된 2이상의 접점의 전위를 소정 레벨로 유지시키며, 상기 접점의 전위는 내부의 저항비에 의해 미리 설정되도록 하는 적어도 둘 이상의 션트 레귤레이터를 포함한다.
상기한 이 발명에 따르면, 션트 레귤레이터에 의해 저항회로의 임의로 선택된 2이상의 접점의 전위가 결정된다. 특히, 상기 접점의 전위는 션트 레귤레이터의 내부 저항비에 의해 미리 조정가능하므로, 버퍼부에서 출력되는 대응 계조 전압도 이에 의거하여 레벨이 조정된다. 또한, 각 션트 레귤레이터에 의해 상기 저항회로의 임의로 선택된 접점의 전위만이 조정되므로, 인접하는 다른 계조 전압의 레벨에는 영향을 미치지 않는다.
따라서, 이 발명에 따른 계조 전압 발생회로는 특정 계조 전압의 레벨을 독립적으로 조정 가능하도록 함으로써 특정 계조 전압에 의한 플리커 현상을 억제할 수 있다.
상기한 이 발명의 목적, 특징 및 잇점은 도면을 참조한 아래의 상세한 실시예 설명으로부터 보다 명백해질 것이다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.
도3은 이 발명의 실시예에 따른 계조 전압 발생회로이고, 도4는 상기 도3의 회로에서 임의의 션트 레귤레이터를 상세하게 도시한 회로이다.
먼저, 도3을 참조하면, 전원전압(VDD)과 접지(GND) 사이에서 9개의 저항(R1∼R9)이 직렬로 연결되어 있다. 각 저항 사이의 접점의 전위는 버퍼부(35)에 제공되며, 상기 버퍼부(35)는 8개의 단위이득 버퍼(unity gain buffer)로 구성된다. 상기 각 버퍼는 연산 증폭기(operational amplifier)로 구현된다. 상기 각 버퍼의 출력단에서는 계조전압이 출력되며, 버퍼부(35)에서는 총8개의 계조 전압(VG1∼VG8)이 얻어진다. 한편, 상기 각 저항(R1∼R9) 사이의 임의의 접점 중 4개에는 션트 레귤레이터(31∼34)의 출력단이 연결되며, 각 션트 레귤레이터에는 전원전압(VDD)과 접지(GND) 전위가 입력된다. 이 발명의 실시예에서는 4개의 션트 레귤레이터를 이용한 계조 전압 발생회로가 개시되었지만, 이 발명의 기술적 범위는 여기에 한정되지 않고, 적어도 2개 이상의 션트 레귤레이터를 이용한 계조 전압 발생회로를 포함한다.
상기 각 저항(R1∼R9)은 전원전압을 저항값에 의해 결정되는 비율로 분배하며, 각 분배된 전압을 버퍼부(35)에 제공한다. 그리고, 버퍼부(35) 내의 각 단위이득 버퍼는 입력되는 전압을 계조 전압으로서 출력한다. 이때, 각 션트 레귤레이터(31∼34)는 상기 각 저항(R1∼R9)의 접점 중 임의로 선택된 4개의 전위를 제어한다. 상기 션트 레귤레이터는 출력단자에 부하가 변화하더라도 설정된 전압을 일정하게 유지할 수 있으므로, 저항의 접점의 전위로부터 만들어지는 특정 계조 전압을 선택적으로 조정할 수 있도록 한다. 상기 션트 레귤레이터의 출력전압은 내부의 가변저항을 이용하여 설정될 수 있다. 아래의 도4를 참조한 설명을 통해 상기 션트 레귤레이터의 동작이 보다 명백하게 이해될 것이다.
도4를 참조하면, 상기 4개의 션트 레귤레이터 중 하나(31)가 상세하게 도시되어 있다.
전원전압(VDD)과 접지(GND) 사이에는 저항(R12), 가변저항(R10) 및 저항(R11)이 직렬로 연결되며, 상기 가변저항(R10)과 저항(R11)을 가로질러 제너 다이오드(ZD)가 병렬로 연결된다. 그리고, 상기 제너 다이오드(ZD)의 양단 전압은 출력전압(Vout1)으로서 제공된다. 상기 제너 다이오드(ZD)의 양단 전압은 두 저항(R10, R11)의 저항비(Vref)에 의해 결정되는데, 그 수식은 아래와 같다.
Vout1 = Vref×(1+R10/R11)
따라서, 가변저항(R10)의 값을 조정함으로써 출력전압(Vout1)을 설정할 수 있으며, 이렇게 설정된 출력전압(Vout1)은 외부의 부하가 변화하더라도 일정하게 유지된다. 이것은 제너 다이오드(ZD)의 정전압 특성으로 인한 것이다.
만약, 도3의 회로에서 계조 전압(VG4)에 플리커가 발생하였다면, 션트 레귤레이터(32)를 조정하여 두 저항(R4, R5) 사이의 전위(Vout2)를 제어함으로써 계조 전압(VG4)에서 발생하는 플리커를 제거할 수 있다. 이때, 인접하는 다른 계조 전압은 션트 레귤레이터(32)의 조정에 의해 영향을 받지 않으므로, 계조 전압(VG4)의 전위만 독립적으로 조정된다.
몇 개의 션트 레귤레이터를 이용할 것인가는 전적으로 회로 설계자의 선택에 달려 있지만, 더 많은 션트 레귤레이터를 사용할수록 독립적으로 제어할 수 있는 계조 전압의 수는 증가하므로, 정밀하게 플리커를 제거하기 위해서는 각 계조 전압에 대하여 하나의 션트 레귤레이터를 할당하는 것이 바람직하다.
전술한 바와 같이, 이 발명에 따른 계조 전압 발생회로는 적어도 둘 이상의 션트 레귤레이터에 의해 대응하는 계조 전압의 전위가 독립적으로 조정 가능하도록 함으로써 특정 계조 전압에 의한 플리커 현상을 억제할 수 있다.
비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

Claims (3)

  1. 전원전압과 접지 사이에 직렬로 연결된 다수의 저항으로 구성되며, 상기 전원전압을 소정 수의 단계로 분배된 전압을 상기 각 저항 사이의 접점을 통해 출력하는 저항회로, 상기 저항회로에서 출력되는 다수의 분배된 전압을 단위이득 증폭하여 계조 전압으로서 출력하는 버퍼부, 및 상기 저항회로의 임의로 선택된 2이상의 접점의 전위를 소정 레벨로 유지시키며, 상기 접점의 전위는 내부의 저항비에 의해 미리 설정되도록 하는 적어도 둘 이상의 션트 레귤레이터를 포함하는, 액정 표시 장치용 계조 전압 발생회로.
  2. 제1항에 있어서, 상기한 각 션트 레귤레이터는 전원전압과 접지 사이에 차례로 연결된 제1저항, 가변저항 및 제2저항과, 상기 가변저항과 제2저항 양단에 병렬로 연결되는 제너 다이오드로 구성되며, 상기 제너 다이오드의 양단 전압이 상기 저항회로의 임의로 선택된 접점에 제공되는 액정 표시 장치용 계조 전압 발생회로.
  3. 제2항에 있어서, 상기한 제너 다이오드의 양단 전압을 Vout, 상기 제2저항의 양단 전압을 Vref라 하고, 상기 가변저항의 저항값을 R1, 상기 제2저항의 저항값을 R2라고 할 때, 아래의 수식에 의해 상기 제너 다이오드의 양단 전압이 결정되는 Vout = Vref×(1+R1/R2)액정 표시 장치용 계조 전압 발생회로.
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