KR100222673B1 - Phase locked loop - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
캐패시터 용량 조절기를 이용한 위상고정루프.Phase locked loop using capacitor capacity regulator.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
위상고정루프회로는 설계후 아날로그 회로부분에 대한 신뢰도가 떨어지게 되는 결과로 인해 원하는 출력 신호를 얻을 수 없는 경우가 있는데 이 경우 원하는 출력 신호를 얻지 못하면 다시 설계를 하여야 하므로 과정의 반복으로 인한 시간과 경제적인 손실이 있었다.The phase fixed loop circuit may not be able to obtain the desired output signal due to the inferior reliability of the analog circuit part after design. In this case, if the desired output signal is not obtained, the design should be done again. There was a loss.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
완성된 상태에서 공정상의 여러 가지 조건들에 의해 원치 않는 위상고정루프의 출력신호를 얻게 된다 하더라도 외부의 제어 데이터를 이용하여, 내부의 아날로그 소자의 값을 조정함으로써, 원하는 결과의 출력신호를 얻을 수 있도록 하였다.Although the output signal of the unwanted phase locked loop is obtained under various conditions in the process in the completed state, the output signal of the desired result can be obtained by adjusting the value of the internal analog device using external control data. It was made.
4. 발명의 중요한 용도4. Important uses of the invention
위상고정루프.Phase locked loop.
Description
본 발명은 위상고정루프(Phase Locked Loop, 이하 PLL이라 함)에 관한 것으로, 특히 커패시터 용량 조절기 회로를 구비하여 아날로그 루프 필터의 커패시턴스를 조절함으로써 공정상에서 발생할 수 있는 아날로그적 오류를 외부로부터의 디지털 데이터를 이용하여 출력 신호를 원하는 값으로 재조정하여 보상하는 PLL에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop (hereinafter referred to as a PLL). In particular, the present invention relates to digital data from an external source in which analog errors that may occur in a process by adjusting a capacitance of an analog loop filter having a capacitor capacitance regulator circuit are provided. It relates to a PLL that compensates by readjusting the output signal to a desired value using.
잘 알려진 바와 같이, PLL은 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 발생시키는 주파수 궤환형 회로로서, 주파수 합성 회로나 데이터 프로세싱 회로의 클럭 복원회로 등에 많이 사용되어진다.As is well known, a PLL is a frequency feedback circuit that generates an arbitrary frequency in response to a frequency of a signal input from the outside, and is frequently used for a frequency recovery circuit and a clock recovery circuit of a data processing circuit.
제1도는 종래 기술에 따른 PLL의 구성도로서, 도면에서 1은 위상 주파수 검출기(Phase Frequency Detector, 이하 PFD라 함), 2는 차지 펌프(charge pump), 3은 전압 제어 발진기(Voltage-Controlled oscillator, 이하 VCO라 함), 4는 분주기(Divider), 5는 루프 필터(loop filter)를 각각 나타낸다.1 is a configuration diagram of a PLL according to the prior art, in which 1 is a phase frequency detector (hereinafter referred to as PFD), 2 is a charge pump, and 3 is a voltage-controlled oscillator. , Hereinafter referred to as VCO, 4 denotes a divider, and 5 denotes a loop filter.
도면에 도시된 바와 같이, 종래의 PLL은 출력 주파수(Fout)를 피드백 입력받아 임의의 주파수로 분주하기 위한 분주기(4)와, 외부로부터 입력되는 기준 주파수 및 분주기(4)로부터 출력되는 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 PFD(1)와, PFD(1)로부터 출력되는 위상차 및 주파수 차이를 입력받아 루프 필터(5)를 충방전하는 차지 펌프(2)와, 차지 펌프(2)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 루프 필터(5)와, 루프 필터(5)의 전압에 비례하는 출력 주파수(Fout)를 생성시키기 위한 VCO(3)로 이루어지며, 루프 필터(5)는 저항(R1) 및 커패시터(C1)를 구비하여 이루어진다.As shown in the figure, a conventional PLL has a frequency divider 4 for receiving feedback of an output frequency Fout and divides it into an arbitrary frequency, and a frequency output from a reference frequency and a frequency divider 4 input from the outside. PFD 1 for detecting phase and frequency difference, charge pump 2 for charging and discharging the loop filter 5 by receiving phase difference and frequency difference output from PFD 1, and charge pump ( Loop filter 5 for removing high frequency components of the signal output from 2) and VCO 3 for generating an output frequency Fout proportional to the voltage of the loop filter 5; 5) is made up of a resistor R1 and a capacitor C1.
여기서, 저항(R1) 및 커패시터(C1)로 구성된 루프 필터(5)의 경우 설계시에 정해진 값에 의해 고정된 상태이며, 이를 반도체 설계시 레이아웃을 한 후 공정 과정을 거치면 아날로그 회로인 루프 필터(5)의 경우 공정상의 여러 파라메터(parameter)들에 의한 변화량 때문에 원하는 결과의 출력신호를 만들어 주지 못할 가능성이 매우 높다.Here, in the case of the loop filter 5 composed of the resistor R1 and the capacitor C1, the loop filter 5 is fixed by a value determined at the time of design. In case of 5), it is very likely that the amount of change due to various parameters in the process may not produce the desired output signal.
따라서, 상기와 같은 일반적인 반도체 회로로서의 PLL은 설계 후 아날로그 회로 부분에 대한 신뢰도가 떨어지게 되는 결과로 인해 원하는 출력 신호를 얻을 수 없는 경우가 많으며, 원하는 출력신호를 얻지 못할 경우에는 다시 설계를 하여야 하므로 과정의 반복으로 인한 시간과 경제적인 손실을 면할 수 없었다.Therefore, the PLL as a general semiconductor circuit as described above is often unable to obtain a desired output signal due to the result that the reliability of the analog circuit portion is reduced after design, and if the desired output signal is not obtained, the process must be designed again. Time and economic losses due to the repetition of.
그리고, 종래의 문제점 중 반도체 분야에서는 PLL을 설계하여 공정상의 생산 과정을 거칠 경우에 생산 공정상에서의 여러 가지 조건들에 따라 아직은 아날로그 회로에 대한 설계상의 원하는 수치들이 정확하게 구현되기가 어려운 관계로, 이에 대한 대응책이 요구되었다.In the semiconductor field, when the PLL is designed and subjected to a process of production, it is difficult to accurately design desired values for an analog circuit according to various conditions in the production process. Response was required.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 커패시터 용량 조절기 회로를 통해 내부의 아날로그 소자의 값을 조정하여 원하는 결과의 출력신호를 얻을 수 있는 PLL을 제공하는데 그 목적이 있다.An object of the present invention is to provide a PLL that can obtain an output signal of a desired result by adjusting the value of an internal analog device through a capacitor capacitor controller circuit.
제1도는 종래 기술에 따른 위상고정루프의 구성도.1 is a block diagram of a phase locked loop according to the prior art.
제2도는 본 발명에 따른 위상고정루프의 구성도.2 is a block diagram of a phase locked loop according to the present invention.
제3도는 본 발명에 따른 상기 제2도의 커패시터 용량 조절기의 일실시 회로도.3 is an exemplary circuit diagram of the capacitor capacitance regulator of FIG. 2 according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 위상 주파수 검출기 2 : 차지 펌프1: phase frequency detector 2: charge pump
3 : 전압 제어 발진기 4 : 분주기3: voltage controlled oscillator 4: divider
5 : 루프 필터 51 : 커패시터 용량 조절기5: loop filter 51: capacitor capacitance regulator
상기 목적을 달성하기 위한 본 발명은, 출력 주파수를 피드백 입력받아 임의의 주파수로 분주하기 위한 주파수 분주 수단; 외부로부터 입력되는 기준 주파수 및 상기 주파수 분주 수단으로부터의 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출 수단; 상기 위상 주파수 검출 수단으로부터 출력되는 위상차 및 주파수 차이를 입력받아 충방전 동작을 수행하기 위한 차지 펌프 회로부; 상기 차지 펌프 회로부로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링 수단; 및 상기 필터링 수단의 전압에 비례하는 상기 출력 주파수를 생성시키기 위한 전압 제어 발진 수단을 구비하는 위상고정루프회로에 있어서, 상기 필터링 수단은, 저항 수단; 및 상기 저항 수단 및 접지전원단 사이에 연결되며, 다수의 데이터 라인을 통해 외부로부터 입력되는 데이터값에 따라 커패시턴스를 제어하여 상기 출력 주파수를 조절하기 위한 커패시터 용량 조절 회로부를 포함하되, 상기 커패시터 용량 조절 회로부는, 상기 외부로부터 입력되는 데이터 값을 저장하기 위한 저장 수단; 상기 저항 수단에 병렬 연결되며, 서로 동일한 커패시턴스를 가지는 다수의 커패시터, 및 상기 커패시터와 접지전원단 사이에 각각 구비되며, 상기 저장 수단으로부터의 데이터 값에 응답하여 스위치 동작을 수행하기 위한 스위치 수단을 포함하여 이루어진다.According to an aspect of the present invention, there is provided a frequency divider for receiving an input frequency and dividing an output frequency into an arbitrary frequency; Phase frequency detecting means for detecting a phase and a frequency difference by receiving a reference frequency input from the outside and a frequency from the frequency dividing means; A charge pump circuit unit configured to receive a phase difference and a frequency difference output from the phase frequency detection unit and perform a charge / discharge operation; Filtering means for removing high frequency components of a signal output from the charge pump circuit portion; And a voltage controlled oscillation means for generating said output frequency proportional to the voltage of said filtering means, said filtering means comprising: resistance means; And a capacitor capacitance adjusting circuit unit connected between the resistance means and the ground power supply terminal, and configured to adjust the output frequency by controlling capacitance according to data values input from the outside through a plurality of data lines. The circuit unit may include storage means for storing a data value input from the outside; A plurality of capacitors connected in parallel with the resistance means and having the same capacitance to each other, and between the capacitor and the ground power supply terminal, respectively, and switch means for performing a switch operation in response to data values from the storage means. It is done by
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
제2도는 본 발명에 따른 위상고정루프의 구성도이다.2 is a block diagram of a phase locked loop according to the present invention.
도면에 도시된 바와 같이, 본 발명에 따른 PLL은 출력 주파수(Fout)를 피드백 입력받아 임의의 주파수로 분주하기 위한 분주기(4)와, 외부로부터 입력되는 기준 주파수 및 분주기(4)로부터 출력되는 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 PFD(1)와, PFD(1)로부터 출력되는 위상차 및 주파수 차이를 입력받아 루프 필터(5)를 충방전하는 차지 펌프(2)와, 차지 펌프(2)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 루프 필터(5)와, 루프 필터(5)의 전압에 비례하는 출력 주파수(Fout)를 생성시키기 위한 VCO(3)를 포함하여 이루어지며, 여기서 루프 필터(5)는 저항(R1) 및 데이터 라인(D1,D2,D3,D4)에 연결되는 커패시터 용량 조절기(51)를 구비하여 이루어진다.As shown in the figure, the PLL according to the present invention receives the output frequency (Fout) feedback from the frequency divider 4 for dividing at an arbitrary frequency, and outputs from the reference frequency and divider (4) input from the outside PFD (1) for detecting phase and frequency difference by receiving input frequency, charge pump (2) for charging and discharging loop filter (5) by receiving phase difference and frequency difference output from PFD (1), A loop filter 5 for removing high frequency components of the signal output from the pump 2 and a VCO 3 for generating an output frequency Fout proportional to the voltage of the loop filter 5; Where the loop filter 5 comprises a capacitor capacitance regulator 51 connected to the resistor R1 and the data lines D1, D2, D3, D4.
제3도는 본 발명에 따른 상기 제2도의 커패시터 용량 조절기(51)의 일실시 회로도로서, 도면에서 6은 레지스터, 7은 커패시터부, 8은 스위치부를 각각 나타낸다.FIG. 3 is an exemplary circuit diagram of the capacitor capacitance regulator 51 of FIG. 2 according to the present invention, in which 6 is a resistor, 7 is a capacitor, and 8 is a switch.
도면에 도시한 바와 같이 본 발명에 따른 커패시터 용량 조절기(51)는 데이터 라인(D1,D2,D3,D4)을 통해 외부로부터 입력되는 데이터값을 각각 저장하는 4비트 레지스터(6)와, 각각 동일한 커패시턴스로 설계된 4개의 커패시터(C2, C3, C4, C5)를 병렬로 구비한 커패시터부(7)와, 상기 커패시터부(7) 및 접지전원단(GND) 사아에 구비되며 상기 4비트 레지스터(60)로부터의 데이터값에 각각 응답하여 상기 커패시터부(7)의 각 커패시터(C2, C3, C4, C5)를 인에이블시키는 다수의 트랜지스터로 구성된 스위치부(8)로 이루어지되, 보다 자세하게 스위치부(8)는 커패시터(C2)의 일측과 접지전원단(GND) 사이에 연결되는 트랜지스터(T1), 커패시터(C3)의 일측과 접지전원단(GND) 사이에 직렬 연결되는 2개의 트랜지스터(T2, T3), 커패시터(C4)의 일측과 접지전원단(GND) 사이에 직렬 연결되는 3개의 트랜지스터(T4, T5, T6), 커패시터(C5)의 일측과 접지전원단(GND) 사이에 직렬 연결되는 4개의 트랜지스터(T7, T8, T9, T10)로 이루어진다.As shown in the figure, the capacitor capacitance regulator 51 according to the present invention is identical to the 4-bit register 6 for storing data values input from the outside through the data lines D1, D2, D3, and D4, respectively. A capacitor unit 7 including four capacitors C2, C3, C4, and C5 designed in capacitance, and the capacitor unit 7 and the ground power terminal GND, and the 4-bit resistor 60 A switch portion 8 composed of a plurality of transistors for enabling each of the capacitors C2, C3, C4, C5 of the capacitor portion 7 in response to data values respectively from the switch portion (7). 8) is a transistor T1 connected between one side of the capacitor C2 and the ground power supply terminal GND, and two transistors T2 and T3 connected in series between one side of the capacitor C3 and the ground power supply terminal GND. ), Which is connected in series between one side of the capacitor (C4) and the ground power terminal (GND) Transistors T4, T5, and T6, and four transistors T7, T8, T9, and T10 connected in series between one side of the capacitor C5 and the ground power supply terminal GND.
상기와 같이 구성된 본 발명에 따른 커패시터 용량 조절기(51)의 동작을 아래에 설명한다.The operation of the capacitor capacitance regulator 51 according to the present invention configured as described above will be described below.
먼저, 데이터 라인(D1)을 통해 입력받은 데이터 값을 저장하는 4비트 레지스터(6)의 F1이 '1'로 셋(set)되면, 커패시터(C2, C3, C4, C5)에 각각 연결된 트랜지스터(T1, T2, T4, T7)가 턴온(turn on)되고, 계속해서 데이터 라인(D2)을 통해 입력받은 데이터 값을 저장하는 4비트 레지스터(6)의 F2가 '1'로 셋되면, 트랜지스터(T3, T5, T8)가 턴온된다.First, when F1 of the 4-bit register 6 that stores the data value received through the data line D1 is set to '1', transistors connected to the capacitors C2, C3, C4, and C5, respectively, When T1, T2, T4, and T7 are turned on and F2 of the 4-bit register 6, which continuously stores the data value received through the data line D2, is set to '1', the transistor ( T3, T5, and T8 are turned on.
이렇게 계속해서 같은 원리로 4비트 레지스터(6)에 저장되는 데이터 값에 의해 스위치부(8)의 각 트랜지스터가 턴온된다.As described above, each transistor of the switch section 8 is turned on by the data value stored in the 4-bit register 6 in the same principle.
상기와 같이 데이터 라인(D1, D2, D3, D4)을 통해 레지스터(6)의 값을 외부에서 제어하여 루프 필터(5)의 커패시턴스를 조절 가능하도록 구성함으로써, 최종적으로 PLL의 출력을 원하는 값으로 조정할 수 있게 된다.As described above, the capacitance of the loop filter 5 can be adjusted by externally controlling the value of the register 6 through the data lines D1, D2, D3, and D4, thereby finally outputting the output of the PLL to a desired value. You can adjust it.
결론적으로, 본 발명은 전형적인 아날로그 PLL과, PLL 내부의 루프 필터를 구성하는, 커패시터의 용량을 조정하기 위한 커패시터 용량 조절기를 통해 외부에서 커패시턴스를 조절함으로써 PLL의 원하는 출력 신호를 얻을 수 있으며, 이러한 본 발명은 반도체 설계시 뿐만 아니라 시스템 보드 상에서 PLL을 구현할 경우에도 적용될 수 있다. 또한 제3도에 도시된 회로는 디지탈 데이터로 조정할 수 있는 가변 커패시터에도 적용될 수 있다.In conclusion, the present invention achieves the desired output signal of the PLL by adjusting the capacitance externally through a typical analog PLL and a capacitor capacitance regulator for adjusting the capacitance of the capacitor, which constitutes a loop filter inside the PLL. The invention can be applied not only in the design of semiconductors but also when implementing a PLL on a system board. The circuit shown in FIG. 3 can also be applied to a variable capacitor that can be adjusted with digital data.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 반도체 회로 설계시 공정상의 아날로그 회로상의 원치 않는 변화로 인한 결과의 왜곡을 FAB 이후에도 원하는 결과를 얻을 수 있도록 외부로부터의 디지탈 데이터를 이용하여 PLL의 출력신호를 원하는 값으로 재조정할 수 있다. 따라서, 반도체로 설계되는 PLL에 대한 신뢰도를 증가시키고, 또 생산 시 발생될 수 있는 리스크에 대하여 어느 정도의 대처가 가능하다는 장점이 있다.According to the present invention as described above, the output signal of the PLL is converted into a desired value by using digital data from the outside so that the distortion of the result due to an unwanted change in the analog circuit in the process of the semiconductor circuit design can be obtained even after FAB. You can readjust. Therefore, there is an advantage in that the reliability of the PLL designed as a semiconductor is increased, and a certain degree of coping with the risk that may occur during production is possible.
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