KR100220819B1 - Mosfet and method of manufacturing the same - Google Patents
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Abstract
본 발명은 드레인 영역의 정전기 방전 특성을 향상시킬 수 있는 모오스 트랜지스터 및 그의 제조 방법에 관한 것으로, 모오스 트랜지스터는, 반도체 기판과; 상기 반도체 기판상에 활성영역과 비활성영역을 정의하여 형성된 소자분리영역과; 상기 반도체 기판은 상기 활성영역의 모오스 트랜지스터의 채널 영역이 소정의 두께로 식각되어 트렌치가 형성되고, 상기 트렌치의 저면 및 측벽을 포함하여 상기 트렌치 양단의 활성영역과 소정 부분 오버랩되도록 형성된 게이트 절연막과; 상기 트렌치의 일측 활성영역내에 형성된 n-- 형 저농도 불순물 영역과; 상기 트렌치의 타측 활성영역내에 형성된 n- 형 제 1 저농도 불순물 영역과; 상기 n-- 형 저농도 불순물 영역내에 형성된 n- 형 제 2 저농도 불순물 영역과; 상기 트렌치를 충전하면서 상기 게이트 절연막상에 형성된 게이트 전극과; 상기 n- 형 제 1 저농도 불순물 영역내에 형성된 n+ 형 제 1 고농도 불순물 영역과; 상기 n- 형 제 2 저농도 불순물 영역내에 형성된 n+ 형 제 2 고농도 불순물 영역을 포함하는 구조를 갖는다. 이와 같은 장치 및 제조 방법에 의해서, n- 형 소오스/드레인 영역의 접합 곡률을 확보할 수 있기 때문에 낮은 전압 레벨에서의 브레이크 다운을 방지할 수 있고, 또한, 드레인 영역의 접합 깊이가 깊어짐에 따라 드레인 영역의 정전기 방전 특성이 향상된다.The present invention relates to a MOS transistor capable of improving the electrostatic discharge characteristics of the drain region and a manufacturing method thereof, the MOS transistor comprising: a semiconductor substrate; An isolation region formed on the semiconductor substrate by defining an active region and an inactive region; The semiconductor substrate may further include: a gate insulating layer formed to form a trench by etching a channel region of the MOS transistor of the active region to a predetermined thickness, the gate insulating layer including a bottom surface and a sidewall of the trench to partially overlap the active region at both ends of the trench; An n--type low concentration impurity region formed in one side active region of the trench; An n− type first low concentration impurity region formed in the other active region of the trench; An n− type second low concentration impurity region formed in the n− type low concentration impurity region; A gate electrode formed on the gate insulating film while filling the trench; An n + type first high concentration impurity region formed in the n− type first low concentration impurity region; And a structure including an n + type second high concentration impurity region formed in the n− type second low concentration impurity region. By such an apparatus and a manufacturing method, the junction curvature of the n-type source / drain region can be ensured, so that breakdown at a low voltage level can be prevented, and as the junction depth of the drain region becomes deep, drain The electrostatic discharge characteristic of the region is improved.
Description
본 발명은 모오스 트랜지스터 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는, 드레인 영역의 정전기 방전(electrostatic discharge)특성을 향상시키는 모오스 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor and a method for manufacturing the same, and more particularly, to a MOS transistor for improving the electrostatic discharge characteristics of a drain region and a method for manufacturing the same.
드라이버 IC(driver Integrated Circuit)는 액정표시장치(Liquid Crystal Display)와 마이컴(micom), 그리고 여러 산업 분야에서 기기를 구동시키기 위한 출력 드라이버 IC에 광범위하게 사용되고 있다.Driver ICs are widely used in liquid crystal displays, micoms, and output driver ICs for driving devices in various industries.
모오스 트랜지스터는 이와 같은 드라이버 IC용으로서 가장 일반적으로 사용되는 소자인데, 모오스 트랜지스터가 드라이버 IC용 소자로 사용되기 위해서는 높은 내압(high breakdown voltage)과 높은 구동 전류(high driver current), 그리고 낮은 동작 저항(low on state resistance)이 필수적으로 요구된다.Morse transistors are the most commonly used devices for such driver ICs. In order to be used as driver IC devices, MOS transistors have high breakdown voltage, high driver current, and low operating resistance. low on state resistance) is required.
제1(a)도 내지 제1(d)도에는 상술한 바와 같은 종래 드라이버 IC용 모오스 트랜지스터의 제조 방법이 순차적으로 도시되어 있다.1 (a) to 1 (d) are sequentially shown the manufacturing method of the MOS transistor for a conventional driver IC as described above.
먼저, 제1(a)도를 참조하면, 반도체 기판(10)상에 패드산화막(12)을 형성하고, 이어, 상기 패드산화막(12)상에 활성영역(a)과 비활성영역(b)을 정의하여 질화막 패턴(14)을 형성한다.First, referring to FIG. 1A, a pad oxide film 12 is formed on a semiconductor substrate 10, and then an active region a and an inactive region b are formed on the pad oxide film 12. The nitride film pattern 14 is defined.
다음, 제1(b)도에 있어서, 상기 질화막 패턴(14)을 마스크로 사용하고, 상기 패드산화막(12)을 산화(oxidation)하여 필드산화막(16)을 형성한 후, 상기 질화막 패턴(14) 및 상기 필드산화막(16)사이의 활성영역(a)상의 패드산화막을 제거한다.Next, in FIG. 1 (b), after using the nitride film pattern 14 as a mask and oxidizing the pad oxide film 12 to form a field oxide film 16, the nitride film pattern 14 ) And the pad oxide film on the active region a between the field oxide film 16 is removed.
그리고, 상기 반도체 기판(10)의 활성영역(a)의 소오스 및 드레인이 형성될 영역을 정의하여 저농도의 n- 형 불순물 이온을 주입하여 n-형 소오스/드레인 영역(18a, 18b)을 형성한다.The n-type source / drain regions 18a and 18b are formed by defining regions where the source and drain of the active region a of the semiconductor substrate 10 are to be formed and implanting low concentrations of n-type impurity ions. .
이어서, 이 기술 분야에서 잘 알려진 포토리소그라피(photolithography)기술을 수행하여 상기 반도체 기판(10)의 활성영역상에 제1(c)도에 도시된 바와 같이 게이트 산화막(20) 및 게이트 전극(22)을 형성한다.Subsequently, the gate oxide film 20 and the gate electrode 22 are performed on the active region of the semiconductor substrate 10 by performing photolithography techniques well known in the art. To form.
마지막으로, 상기 반도체 기판(10)의 활성영역(a)의 소오스 드레인이 형성될 영역에 고농도의 n+ 형 불순물 이온을 주입한 후, 후속 열공정을 거치면 제1(d)도에 도시된 바와 같이 n- 형 소오스/드레인 영역(18a, 18b)과, 상기 n- 형 소오스/드레인 영역(18a, 18b)내의 n+ 형 소오스/드레인 영역(24a, 24b)이 형성된다.Finally, after implanting a high concentration of n + type impurity ions into the region where the source drain of the active region a of the semiconductor substrate 10 is to be formed, and then undergoing a subsequent thermal process, as shown in FIG. The n− type source / drain regions 18a and 18b and the n + type source / drain regions 24a and 24b in the n− type source / drain regions 18a and 18b are formed.
그러나, 상술한 모오스 트랜지스터에 의하면, 상기 n+ 형 소오스/드레인 영역(24a, 24b)을 감싸고 있는 n- 형 소오스/드레인 영역(18a, 18b)의 접합 깊이(junction depth)가 그다지 깊지 않고, 또한 n- 형 소오스/드레인 영역(18a, 18b)의 접합 곡률(junction curvature)이 작기 때문에 낮은 전압 레벨에서 브레이크다운(breakdown)을 일으키는 문제점이 발생된다.However, according to the above-described MOS transistor, the junction depth of the n− type source / drain regions 18a and 18b surrounding the n + type source / drain regions 24a and 24b is not very deep, and also n is used. Since the junction curvature of the type source / drain regions 18a and 18b is small, a problem occurs that causes breakdown at low voltage levels.
또한, 드레인 영역의 접합 깊이가 충분하게 깊지 않기 때문에 외부로부터의 정전기 인가시 드레인 영역의 정전기 방전 특성이 저하되는 문제점이 발생된다.In addition, since the junction depth of the drain region is not sufficiently deep, there arises a problem that the electrostatic discharge characteristics of the drain region are degraded when static electricity is applied from the outside.
상술한 문제점을 해결하기 위해 제안된 본 발명은 드레인 영역의 정전기 방전 특성을 향상시킬 수 있는 모오스 트랜지스터 및 그의 제조 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention proposed to solve the above-mentioned problems is an object of the present invention to provide a MOS transistor and a manufacturing method thereof capable of improving the electrostatic discharge characteristics of the drain region.
제1(a)도 내지 제1(d)도는 종래 모오스 트랜지스터의 제조 방법을 순차적으로 보여주는 공정도.1 (a) to 1 (d) is a process chart sequentially showing a conventional method for manufacturing a MOS transistor.
제2도는 본 발명의 실시예에 따른 모오스 트랜지스터의 구조를 개략적으로 보여주는 단면도.2 is a cross-sectional view schematically showing the structure of a MOS transistor according to an embodiment of the present invention.
제3(a)도 내지 제3(d)도는 제2도 본 발명의 실시예에 따른 모오스 트랜지스터의 제조 방법을 순차적으로 보여주는 도면.3 (a) to 3 (d) are views sequentially showing a method of manufacturing a MOS transistor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
10 : 반도체 기판 12 : 패드산화막10 semiconductor substrate 12 pad oxide film
14 : 질화막 패턴 16 : 필드산화막14: nitride film pattern 16: field oxide film
18a : n- 소오스 영역 18b : n- 드레인 영역18a: n-source region 18b: n-drain region
20 : 게이트 산화막 22 : 게이트 전극20 gate oxide film 22 gate electrode
24a : n+ 소오스 영역 24b : n+ 드레인 영역24a: n + source region 24b: n + drain region
[구성][Configuration]
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 모오스 트랜지스터는, 반도체 기판과; 상기 반도체 기판상에 활성영역과 비활성영역을 정의하여 형성된 소자분리영역과; 상기 반도체 기판은 상기 활성영역의 모오스 트랜지스터의 채널 영역이 소정의 두께로 식각되어 트렌치가 형성되고, 상기 트렌치의 저면 및 측벽을 포함하여 상기 트렌치 양단의 활성영역과 소정 부분 오버랩되도록 형성된 게이트 절연막과; 상기 트렌치의 일측 활성영역내에 형성된 n-- 형 저농도 불순물 영역과; 상기 트렌치의 타측 활성영역내에 형성된 n- 형 제 1 저농도 불순물 영역과; 상기 n-- 형 저농도 불순물 영역내에 형성된 n- 형 제 2 저농도 불순물 영역과; 상기 트렌치를 충전하면서 상기 게이트 절연막상에 형성된 게이트 전극과; 상기 n- 형 제 1 저농도 불순물 영역내에 형성된 n+ 형 제 1 고농도 불순물 영역과; 상기 n- 형 제 2 저농도 불순물 영역내에 형성된 n+ 형 제 2 고농도 불순물 영역을 포함한다.According to the present invention for achieving the above object, a morph transistor includes a semiconductor substrate; An isolation region formed on the semiconductor substrate by defining an active region and an inactive region; The semiconductor substrate may further include: a gate insulating layer formed to form a trench by etching a channel region of the MOS transistor of the active region to a predetermined thickness, the gate insulating layer including a bottom surface and a sidewall of the trench to partially overlap the active region at both ends of the trench; An n--type low concentration impurity region formed in one side active region of the trench; An n− type first low concentration impurity region formed in the other active region of the trench; An n− type second low concentration impurity region formed in the n− type low concentration impurity region; A gate electrode formed on the gate insulating film while filling the trench; An n + type first high concentration impurity region formed in the n− type first low concentration impurity region; And an n + type second high concentration impurity region formed in the n− type second low concentration impurity region.
이 장치의 바람직한 실시예에 있어서, 상기 n- 형 제 1 저농도 불순물 영역과 상기 n+ 형 제 1 고농도 불순물 영역은 소오스 영역이다.In a preferred embodiment of the device, the n− type first low concentration impurity region and the n + type first high concentration impurity region are source regions.
이 장치의 바람직한 실시예에 있어서, 상기 n-- 형 저농도 불순물 영역과 상기 n- 형 제 2 저농도 불순물 영역, 그리고 상기 n+ 형 제 2 고농도 불순물 영역은 드레인 영역이다.In a preferred embodiment of the device, the n− type low concentration impurity region, the n− type second low concentration impurity region, and the n + type second high concentration impurity region are drain regions.
이 장치의 바람직한 실시예에 있어서, 상기 n-- 형 저농도 불순물 영역은 1.0 - 1.5 ㎛ 범위내의 깊이로 형성된다.In a preferred embodiment of this device, the n-type low concentration impurity region is formed to a depth in the range of 1.0-1.5 μm.
이 장치의 바람직한 실시예에 있어서, 상기 n- 형 제 1 및 제 2 저농도 불순물 영역은 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다.In a preferred embodiment of the device, the n-type first and second low concentration impurity regions are formed to a depth in the range of 0.5-1.0 μm.
이 장치의 바람직한 실시예에 있어서, 상기 트렌치는 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다.In a preferred embodiment of this device, the trench is formed to a depth in the range of 0.5-1.0 μm.
이 장치의 바람직한 실시예에 있어서, 상기 게이트 절연막은 500 - 1500Å 범위내에서 형성된다.In a preferred embodiment of the device, the gate insulating film is formed in the range of 500-1500 kV.
상술한 목적을 달성하기 위한 본 발명에 의하면, 모오스 트랜지스터 제조 방법은, 반도체 기판의 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과; 상기 반도체 기판의 활성영역의 일내측에 n-- 형 불순물 이온을 주입하여 n-- 형 저농도 불순물 영역을 형성하는 공정과; 상기 반도체 기판의 활성영역의 모오스 트랜지스터의 채널 영역을 소정의 두께로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치의 저면 및 측벽을 포함하여 상기 트렌치 양단의 활성영역과 소정 부분 오버랩되도록 상기 활성영역상에 게이트 절연막을 형성하는 공정과; 상기 트렌치를 충전하여 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극의 일측의 상기 활성영역내에 n- 형 불순물 이온을 주입하여 n- 형 제 1 저농도 불순물 영역을 형성하는 공정과; 상기 n-- 형 불순물 영역내에 n- 형 불순물 이온을 주입하여 n- 형 제 2 저농도 불순물 영역을 형성하는 공정과; 상기 n- 형 제 1 저농도 불순물 영역내에 n+ 형 불순물 이온을 주입하여 n+ 형 제 1 고농도 불순물 영역을 형성하는 공정과; 상기 n- 형 제 2 저농도 불순물 영역내에 n+ 형 불순물 이온을 주입하여 n+ 형 제 2 고농도 불순물 영역을 형성하는 공정을 포함한다.According to the present invention for achieving the above object, a method of manufacturing a MOS transistor, the method comprising: forming a field oxide film by defining an active region and an inactive region of a semiconductor substrate; Implanting n-type impurity ions into one of the active regions of the semiconductor substrate to form an n-type low concentration impurity region; Forming a trench by etching the channel region of the MOS transistor of the active region of the semiconductor substrate to a predetermined thickness; Forming a gate insulating film on the active region, including a bottom surface and a sidewall of the trench so as to overlap a predetermined portion of the active region at both ends of the trench; Filling the trench to form a gate electrode on the gate insulating film; Implanting n-type impurity ions into the active region on one side of the gate electrode to form an n-type first low concentration impurity region; Implanting n-type impurity ions into the n--type impurity region to form an n-type second low concentration impurity region; Implanting n + type impurity ions into the n− type first low concentration impurity region to form an n + type first high concentration impurity region; And implanting n + type impurity ions into the n− type second low concentration impurity region to form an n + type second high concentration impurity region.
이 방법의 바람직한 실시예에 있어서, 상기 n- 형 제 1 저농도 불순물 영역과 상기 n+ 형 제 1 고농도 불순물 영역은 소오스 영역이다.In a preferred embodiment of this method, the n− type first low concentration impurity region and the n + type first high concentration impurity region are source regions.
이 방법의 바람직한 실시예에 있어서, 상기 n-- 형 불순물 영역과 상기 n- 형 제 2 저농도 불순물 영역, 그리고 상기 n+ 형 제 2 고농도 불순물 영역은 드레인 영역이다.In a preferred embodiment of this method, the n-type impurity region, the n-type second low concentration impurity region, and the n + type second high concentration impurity region are drain regions.
이 방법의 바람직한 실시예에 있어서, 상기 n-- 형 불순물 이온은 인이다.In a preferred embodiment of this method, the n-type impurity ion is phosphorus.
이 방법의 바람직한 실시예에 있어서, 상기 n-- 형 불순물 이온은 150 - 300 keV 범위내에서 주입된다.In a preferred embodiment of this method, the n-type impurity ions are implanted in the range of 150-300 keV.
이 방법의 바람직한 실시예에 있어서, 상기 n-- 형 불순물 이온은 1.0E12 - 1.0E13 ions/cm2범위내의 농도를 갖는다.In a preferred embodiment of this method, the n-type impurity ions have a concentration in the range of 1.0E12-1.0E13 ions / cm 2 .
이 방법의 바람직한 실시예에 있어서, n-- 형 저농도 불순물 영역은 1.0 - 1.5 ㎛ 범위내의 깊이로 형성된다.In a preferred embodiment of this method, the n--type low concentration impurity region is formed to a depth in the range of 1.0-1.5 μm.
이 방법의 바람직한 실시예에 있어서, 상기 n- 형 불순물 이온은 인이다.In a preferred embodiment of this method, the n-type impurity ion is phosphorus.
이 방법의 바람직한 실시예에 있어서, 상기 n- 형 불순물 이온은 50 - 180 keV 범위내에서 주입된다.In a preferred embodiment of this method, the n-type impurity ions are implanted in the range of 50-180 keV.
이 방법의 바람직한 실시예에 있어서, 상기 n-형 불순물 이온은 3.0E12 - 1.0E13 ions/cm2범위내의 농도를 갖는다.In a preferred embodiment of this method, the n-type impurity ions have a concentration in the range of 3.0E12-1.0E13 ions / cm 2 .
이 방법의 바람직한 실시예에 있어서, 상기 n- 형 제 1 및 제 2 불순물 영역은 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다.In a preferred embodiment of this method, the n-type first and second impurity regions are formed to a depth in the range of 0.5-1.0 μm.
이 방법의 바람직한 실시예에 있어서, 상기 n+ 형 불순물 이온은 비소이다.In a preferred embodiment of this method, the n + type impurity ion is arsenic.
이 방법의 바람직한 실시예에 있어서, 상기 n+ 형 불순물 이온은 40 - 100 KeV 범위내에서 주입된다.In a preferred embodiment of this method, the n + type impurity ions are implanted in the range of 40-100 KeV.
이 방법의 바람직한 실시예에 있어서, 상기 n+ 형 불순물 이온은 2.0E15 - 6.0E15 ions/cm2범위내의 농도를 갖는다.In a preferred embodiment of this method, the n + type impurity ions have a concentration in the range of 2.0E15-6.0E15 ions / cm 2 .
이 방법의 바람직한 실시예에 있어서, 상기 트렌치는 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다.In a preferred embodiment of this method, the trench is formed to a depth in the range of 0.5-1.0 μm.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 절연막은 500 - 1500Å 범위내에서 형성된다.In a preferred embodiment of this method, the gate insulating film is formed in the range of 500-1500 kV.
[작용][Action]
이와 같은 장치 및 제조 방법에 의해서, n- 형 소오스/드레인 영역의 접합 곡률을 확보할 수 있기 때문에 낮은 전압 레벨에서의 브레이크 다운을 방지할 수 있다.By such an apparatus and a manufacturing method, it is possible to secure the junction curvature of the n-type source / drain region, thereby preventing breakdown at a low voltage level.
또한, n-- 형 불순물 영역에 의해 드레인 영역의 접합 깊이가 깊어짐에 따라 드레인 영역의 정전기 방전 특성이 향상된다.In addition, as the junction depth of the drain region is deepened by the n--type impurity region, the electrostatic discharge characteristics of the drain region are improved.
[실시예]EXAMPLE
이하, 본 발명의 실시예를 첨부 도면 도 2 및 도 3에 의거해서 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail based on FIG. 2 and FIG.
제2도 및 제3도에 있어서, 도 1A 내지 도 1D에 도시된 모오스 트랜지스터의 구성 요소와 동일한 기능을 수행하는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.In FIG. 2 and FIG. 3, the same reference numerals are given together for components that perform the same functions as those of the MOS transistors shown in FIGS. 1A to 1D.
제2도에는 본 발명의 실시예에 따른 모오스 트랜지스터의 구조가 개략적으로 도시되어 있다.2 schematically illustrates a structure of a MOS transistor according to an embodiment of the present invention.
제2도를 참조하면, 본 발명의 실시예에 따른 모오스 트랜지스터는, 반도체 기판(10)과, 상기 반도체 기판(10)상에 활성영역(a)과 비활성영역(b)을 정의하여 형성된 소자분리영역(16)과, 상기 반도체 기판(10)은 상기 활성영역(a)의 모오스 트랜지스터의 채널 영역(c)이 소정의 두께로 식각되어 트렌치(15)가 형성되고, 상기 트렌치(15)의 저면 및 측벽을 포함하여 상기 트렌치(15)양단의 활성영역(a)과 소정 부분 오버랩되도록 형성된 게이트 절연막(20)과, 상기 트렌치(15)의 일측 활성영역(a)내에 형성된 n-- 형 저농도 불순물 영역(17)과, 상기 트렌치(15)의 타측 활성영역(a)내에 형성된 n- 형 제 1 저농도 불순물 영역(18a)과, 상기 n-- 형 저농도 불순물 영역(17)내에 형성된 n- 형 제 2 저농도 불순물 영역(18b)과, 상기 트렌치(15)를 충전하면서 상기 게이트 절연막(20)상에 형성된 게이트 전극(22)과, 상기 n- 형 제 1 저농도 불순물 영역(18a)내에 형성된 n+ 형 제 1 고농도 불순물 영역(24a)과, 상기 n- 형 제 2 저농도 불순물 영역(18b)내에 형성된 n+ 형 제 2 고농도 불순물 영역(24b)을 포함하는 구조를 갖는다.Referring to FIG. 2, a MOS transistor according to an exemplary embodiment of the present invention may include a semiconductor substrate 10 and device isolation formed by defining an active region a and an inactive region b on the semiconductor substrate 10. In the region 16 and the semiconductor substrate 10, the channel region c of the MOS transistor of the active region a is etched to a predetermined thickness to form a trench 15, and a bottom surface of the trench 15. And an n--type low concentration impurity formed in the gate insulating film 20 formed to overlap a predetermined portion with the active region a across the trench 15, including a sidewall, and a side active region a of the trench 15. N-type first low concentration impurity region 18a formed in the region 17, the other active region a of the trench 15, and n-type agent formed in the n− type low concentration impurity region 17 2 is formed on the gate insulating film 20 while filling the low concentration impurity region 18b and the trench 15. The gate electrode 22, the n + type first high concentration impurity region 24a formed in the n− type first low concentration impurity region 18a, and the n + type formed in the n− type second low concentration impurity region 18b. It has a structure including the second high concentration impurity region 24b.
여기에서, 상기 n- 형 제 1 저농도 불순물 영역(18a)과 상기 n+ 형 제 1 고농도 불순물 영역(24a)은 소오스 영역이고, 상기 n-- 형 저농도 불순물 영역(17)과 상기 n- 형 제 2 저농도 불순물 영역(18b), 그리고 상기 n+ 형 제 2 고농도 불순물 영역(24b)은 드레인 영역이다. 그리고, 상기 n-- 형 저농도 불순물 영역(17)은 1.0 - 1.5 ㎛ 범위내의 깊이로 형성되고, 상기 n- 형 제 1 및 제 2 저농도 불순물 영역(18a, 18b)은 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다. 또한, 상기 트렌치(15)는 0.5 - 1.0 ㎛ 범위내의 깊이로 형성되고, 상기 게이트 절연막(20)은 500 - 1500Å 범위내에서 형성된다.Here, the n− type first low concentration impurity region 18a and the n + type first high concentration impurity region 24a are source regions, and the n− type low concentration impurity region 17 and the n− type second region The low concentration impurity region 18b and the n + type second high concentration impurity region 24b are drain regions. The n-type low concentration impurity region 17 is formed to a depth within the range of 1.0-1.5 μm, and the n-type first and second low concentration impurity regions 18a and 18b have a depth within the range 0.5-1.0 μm. Is formed. Further, the trench 15 is formed to a depth within a range of 0.5-1.0 mu m, and the gate insulating film 20 is formed within a range of 500-1500 kPa.
제3(a)도 내지 제3(d)도에는 본 발명의 실시예에 따른 모오스 트랜지스터의 제조 방법이 순차적으로 도시되어 있는데, 이를 참조하면, 상술한 바와 같은 모오스 트랜지스터의 제조 방법은 다음과 같다.3 (a) to 3 (d) are sequentially shown a method of manufacturing a MOS transistor according to an embodiment of the present invention. Referring to this, the method of manufacturing a MOS transistor as described above is as follows. .
먼저, 제3(a)도를 참조하면, 반도체 기판(10)상에 패드산화막(12)을 사이에 두고 활성영역(a)과 비활성영역(b)을 정의하여 질화막 패턴(14)을 형성한다.First, referring to FIG. 3 (a), the nitride layer pattern 14 is formed on the semiconductor substrate 10 by defining the active region a and the inactive region b with the pad oxide layer 12 therebetween. .
다음, 제3(b)도에 있어서, 상기 질화막 패턴(14)을 마스크로 사용하고, 상기 질화막 패턴(14)양단의 패드산화막(12)의 LOCOS 공정을 수행하여 필드산화막(16)을 형성한다.Next, in FIG. 3B, the field oxide layer 16 is formed by using the nitride layer pattern 14 as a mask and performing a LOCOS process on the pad oxide layer 12 across the nitride layer pattern 14. .
그리고, 상기 반도체 기판(10)의 활성영역(a)의 일내측에 n-- 형 불순물 이온을 주입하여 n-- 형 저농도 드레인 영역(17)을 형성한다. 이때, 상기 n-- 형 불순물 이온은 인(phosphorus)이고, 약 150 - 300 keV 범위내에서 이온 주입되며, 약 1.0E12 - 1.0E13 ions/cm2범위내의 농도를 갖는다. 그리고, 상기 n-- 형 저농도 드레인 영역(17)은 약 1.0 - 1.5 ㎛ 범위내의 깊이로 형성된다.In addition, an n--type impurity ion is implanted into one side of the active region a of the semiconductor substrate 10 to form an n--type low concentration drain region 17. In this case, the n-type impurity ion is phosphorus, is ion implanted in the range of about 150-300 keV, and has a concentration in the range of about 1.0E12-1.0E13 ions / cm 2 . The n-type low concentration drain region 17 is formed to a depth within the range of about 1.0-1.5 μm.
이어서, 제3(c)도에 도시된 바와 같이, 상기 반도체 기판(10)의 활성영역(a)에서 모오스 트랜지스터의 채널(c)이 형성될 영역의 반도체 기판(10)을 소정의 두께로 식각하여 트렌치(15)를 형성한다. 이때, 상기 트렌치(15)는 약 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다.Subsequently, as shown in FIG. 3 (c), the semiconductor substrate 10 in the region where the channel c of the MOS transistor is to be formed is etched to a predetermined thickness in the active region a of the semiconductor substrate 10. To form the trench 15. At this time, the trench 15 is formed to a depth within the range of about 0.5-1.0 μm.
그리고, 상기 트렌치(15)의 저면 및 측벽을 포함하여 상기 트렌치(15)양단의 활성영역(a)과 소정 부분 오버랩되도록 게이트 절연막(20)을 약 500 - 1500Å 범위내에서 형성한 후, 상기 트렌치(15)를 충전하여 상기 게이트 절연막(20)상에 게이트 전극(22)을 형성한다.The gate insulating film 20 is formed within a range of about 500-1500 Å so as to overlap a predetermined portion of the trench 15 with the bottom and sidewalls of the trench 15. 15, a gate electrode 22 is formed on the gate insulating film 20.
다음, 상기 게이트 전극(22)의 일측의 상기 활성영역(a)내에 n- 형 불순물 이온을 주입하여 n- 형 저농도 소오스 영역(18a)을 형성하고, 상기 n-- 형 불순물 영역(17)내에 마찬가지로 n- 형 불순물 이온을 주입하여 n- 형 저농도 드레인 영역(18b)을 형성한다.Next, n-type impurity ions are implanted into the active region a on one side of the gate electrode 22 to form an n-type low concentration source region 18a, and in the n--type impurity region 17. Similarly, n-type impurity ions are implanted to form n-type low concentration drain region 18b.
이때, 상기 n- 형 불순물 이온은 인이고, 이 n- 형 불순물 이온은 약 50 - 180 keV 범위내에서 주입되며, 약 3.0E12 - 1.0E13 ions/cm2범위내의 농도를 갖는다. 또한 상기 n- 형 저농도 소오스/드레인 영역(18a, 18b)은 약 0.5 - 1.0 ㎛ 범위내의 깊이로 형성된다.At this time, the n-type impurity ion is phosphorus, and the n-type impurity ion is implanted in the range of about 50-180 keV, and has a concentration in the range of about 3.0E12-1.0E13 ions / cm 2 . The n-type low concentration source / drain regions 18a and 18b are also formed at depths in the range of about 0.5-1.0 μm.
마지막으로, 상기 n- 형 저농도 소오스 영역(18a)내에 n+ 형 불순물 이온을 주입하여 n+ 형 고농도 소오스 영역(24a)을 형성하고, 마찬가지로 상기 n- 형 저농도 드레인 영역(18b)내에 n+ 형 불순물 이온을 주입하여 n+ 형 고농도 드레인 영역(24b)을 형성하면 도 3D에 도시된 바와 같은 모오스 트랜지스터가 형성된다.Finally, n + type impurity ions are implanted into the n− type low concentration source region 18a to form an n + type high concentration source region 24a. When implanted to form the n + type high concentration drain region 24b, a MOS transistor as shown in FIG. 3D is formed.
여기에서, 상기 n+ 형 불순물 이온은 비소(arsenic)이고, 이 n+ 형 불순물 이온은 약 40 - 100 KeV 범위내에서 주입되며, 약 2.0E15 - 6.0E15 ions/cm2범위내의 농도를 갖는다.Wherein the n + type impurity ions are arsenic, and the n + type impurity ions are implanted in the range of about 40-100 KeV and have a concentration in the range of about 2.0E15-6.0E15 ions / cm 2 .
상술한 바와 같은 모오스 트랜지스터 및 그의 제조 방법에 의해서, n- 형 소오스/드레인 영역의 접합 곡률을 확보할 수 있기 때문에 낮은 전압 레벨에서의 브레이크 다운을 방지할 수 있고, 또한, n-- 형 불순물 영역에 의해 드레인 영역의 접합 깊이가 깊어짐에 따라 드레인 영역의 정전기 방전 특성이 향상된다.With the above-described MOS transistor and its manufacturing method, the junction curvature of the n-type source / drain region can be ensured, so that breakdown at a low voltage level can be prevented, and the n--type impurity region As the junction depth of the drain region becomes deeper, the electrostatic discharge characteristics of the drain region are improved.
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