KR100219571B1 - Thermal processing for semiconductor memory device and manufacturing method for the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000012298 atmosphere Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000011261 inert gas Substances 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 45
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 25
- 239000001301 oxygen Substances 0.000 claims description 25
- 229910052760 oxygen Inorganic materials 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 1
- 239000002184 metal Substances 0.000 description 30
- 229910021332 silicide Inorganic materials 0.000 description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 29
- 238000007254 oxidation reaction Methods 0.000 description 19
- 230000002159 abnormal effect Effects 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 18
- 230000008569 process Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
반도체 기판의 열처리 방법 및 반도체 메모리 장치의 제조 방법에 관하여 개시한다. 본 발명에서는 폴리사이드 구조를 가지는 배선층을 갖춘 반도체 기판을 열처리하기 위하여, 불활성 가스 분위기하에서 상기 반도체 기판을 500℃ 이하의 온도로 유지되는 퍼니스 내에 로딩한다. 불활성 가스 분위기하에서 상기 퍼니스 내의 온도를 상승시킨다. 상기 반도체 기판을 상기 상승된 온도로 열처리한다.A heat treatment method of a semiconductor substrate and a method of manufacturing a semiconductor memory device are disclosed. In the present invention, in order to heat-treat a semiconductor substrate having a wiring layer having a polyside structure, the semiconductor substrate is loaded in a furnace maintained at a temperature of 500 ° C or lower under an inert gas atmosphere. The temperature in the furnace is raised under an inert gas atmosphere. The semiconductor substrate is heat treated to the elevated temperature.
Description
본 발명은 반도체 기판의 열처리 방법 및 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 COB(Capacitor on Bit Line) 구조를 갖는 반도체 메모리 장치의 폴리사이드 구조를 갖는 배선층, 예를 들면 비트 라인 또는 게이트 전극에서 이상 산화가 발생되는 것을 방지할 수 있는 반도체 기판의 열처리 방법 및 반도체 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a heat treatment method of a semiconductor substrate and a method of manufacturing a semiconductor memory device, and more particularly, in a wiring layer having a polyside structure of a semiconductor memory device having a capacitor on bit line (COB) structure, for example, a bit line or a gate electrode. The present invention relates to a heat treatment method for a semiconductor substrate and a method for manufacturing a semiconductor memory device capable of preventing abnormal oxidation from occurring.
좁은 셀 면적 내에서 필요한 셀 커패시턴스를 확보하기 위하여는 고유전 물질을 사용하거나 셀 스토리지 노드의 높이를 높일 수 밖에 없다. 특히, 커패시터 구조를 COB(Capacitor over Bitline) 구조로 형성하는 반도체 장치에서는 비트 라인을 먼저 형성한 후, 그 비트 라인 위에 셀 커패시터를 형성함으로써, 제한된 셀 면적 내에서 셀 커패시터의 용량을 확보할 수 있는 이점이 있다.In order to obtain the required cell capacitance within a narrow cell area, it is necessary to use a high dielectric material or increase the height of the cell storage node. In particular, in a semiconductor device forming a capacitor structure as a COB (Capacitor over Bitline) structure, a bit line is first formed, and then a cell capacitor is formed on the bit line, thereby ensuring the capacity of the cell capacitor within a limited cell area. There is an advantage.
도 1은 COB 구조를 가지는 일반적인 반도체 메모리 장치를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a general semiconductor memory device having a COB structure.
도 1을 참조하면, 반도체 기판(10) 상에 각각의 비트 라인(15)을 갖는 두개의 트랜지스터가 형성되어 있다. 상기 두 개의 트랜지스터는 드레인 영역(20)을 공유하고, 폴리사이드 구조의 비트 라인(40)은 각각의 상기 트랜지스터에 형성된 소오스 영역(30)에 접속된다. 커패시터의 하부 전극(60)은 층간 절연막(50)에 형성된 콘택 홀을 통하여 상기 드레인 영역(20)과 접속된다.Referring to FIG. 1, two transistors having respective bit lines 15 are formed on a semiconductor substrate 10. The two transistors share a drain region 20, and a bit line 40 of a polyside structure is connected to the source region 30 formed in each of the transistors. The lower electrode 60 of the capacitor is connected to the drain region 20 through a contact hole formed in the interlayer insulating film 50.
상기한 바와 같이, COB 구조를 갖는 반도체 메모리 장치에서는 하부 전극이 비트 라인의 상부에 위치함으로써 서로 인접한 비트 라인 사이의 간격에 영향을 받지 않고 하부 전극의 면적을 증가시킬 수 있다.As described above, in the semiconductor memory device having the COB structure, since the lower electrodes are positioned above the bit lines, the area of the lower electrodes can be increased without being affected by the distance between adjacent bit lines.
상기한 바와 같이 COB 구조를 가지는 반도체 메모리 장치를 제조하는 방법에 있어서, 배선층 특히 폴리사이드 구조를 가지는 비트 라인 또는 게이트 전극을 형성한 후 소자의 완성을 위하여 각 단계별로 필요에 따라 열처리 공정을 거치게 된다.In the method of manufacturing a semiconductor memory device having a COB structure as described above, after forming a wiring layer, especially a bit line or a gate electrode having a polyside structure is subjected to a heat treatment step for each step to complete the device. .
도 2는 폴리사이드 구조를 갖는 비트 라인 형성을 위한 패터닝을 마친 직후의 웨이퍼에 대하여 종래 기술에 따라 열처리를 행하는 레시피(recipe)를 나타낸 도면으로서, 종래 기술에 따른 열처리시의 시간에 따른 온도 변화를 나타낸 그래프이다.FIG. 2 is a view showing a recipe for performing heat treatment according to the prior art on a wafer immediately after patterning for forming a bit line having a polycide structure. The graph shown.
도 2를 참조하면, 종래의 열처리 방법에서는 먼저 650℃ 이상의 온도로 유지되는 퍼니스 내에 웨이퍼를 로딩한다(단계 A). 그 후, O2또는 N2+ O2분위기하에서 퍼니스 내의 온도를 열처리 공정에 필요한 소정 온도로 상승시킨다(단계 B). 온도가 소정의 공정 온도에 이르면, N2, O2및 H2O 분위기하에서 열처리를 소정 시간 동안 행한다(단계 C). 그 후, N2분위기하에서 퍼니스 내의 온도를 웨이퍼 언로딩 온도로 하강시킨다(단계 D).Referring to FIG. 2, in the conventional heat treatment method, a wafer is first loaded into a furnace maintained at a temperature of 650 ° C. or higher (step A). Thereafter, the temperature in the furnace is raised to a predetermined temperature required for the heat treatment step in an O 2 or N 2 + O 2 atmosphere (step B). When the temperature reaches the predetermined process temperature, the heat treatment is performed for a predetermined time under the atmosphere of N 2 , O 2, and H 2 O (step C). Thereafter, the temperature in the furnace is lowered to the wafer unloading temperature under an N 2 atmosphere (step D).
폴리사이드 구조를 갖는 비트 라인 형성을 위한 패터닝을 마친 후 상기한 바와 같은 종래의 열처리 공정을 거치게 되면, 비트 라인의 금속 실리사이드층에서 이상 산화가 발생하게 된다.After the patterning for forming the bit line having the polyside structure and the conventional heat treatment process as described above, abnormal oxidation occurs in the metal silicide layer of the bit line.
따라서, 종래에는 상기와 같은 금속 실리사이드층에서의 이상 산화를 방지하기 위한 한가지 방법으로서 금속 실리사이드층에서의 이상 산화의 원인으로 작용하는 산소 또는 대기중의 수분(H2O)과의 접촉을 피하도록 하기 위하여, 폴리사이드 구조로 형성된 비트 라인의 상부에 질화막을 형성하였다.Therefore, conventionally, as one method for preventing abnormal oxidation in the metal silicide layer as described above, to avoid contact with oxygen (H 2 O) or oxygen in the atmosphere which acts as a cause of abnormal oxidation in the metal silicide layer. In order to do this, a nitride film was formed on the bit line formed of the polyside structure.
도 3은 금속 실리사이드층의 이상 산화를 방지하기 위한 제1 종래 기술을 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining a first prior art for preventing abnormal oxidation of the metal silicide layer.
도 3을 참조하면, 반도체 기판(100)상에 금속 실리사이드층(115a), 예를 들면 WSix층을 포함하는 폴리사이드 구조의 비트 라인(115)을 형성하고, 그 위에 예를 들면 BPSG(boro-phospho-silicate glass)막을 증착하여 층간 절연막(120)을 형성한 후 상기 층간 절연막(120) 내에 스토리지 노드 콘택(125)을 형성하고, 그 위에 도전 물질을 증착한 후 패터닝하여 커패시터의 하부 전극(130)을 형성한다. 그 후, 커패시터의 유전막을 형성하기 위하여 상기 결과물상에 질화막(140), 예를 들면 Si3N4막, SiON막 등을 약 100Å 이하의 두께로 증착하고, 열처리에 의하여 상기 질화막(140)을 산화시킨다. 이 때의 열처리 조건으로는 상기 도 2를 참조하여 설명한 바와 같다. 그 후, 통상의 방법에 의하여 상부 전극(도시 생략)을 형성하고 커패시터를 완성한다.Referring to FIG. 3, a bit line 115 of a polyside structure including a metal silicide layer 115a, for example, a WSix layer, is formed on a semiconductor substrate 100, and, for example, BPSG (boro-). After depositing a phospho-silicate glass film to form an interlayer insulating film 120, a storage node contact 125 is formed in the interlayer insulating film 120, a conductive material is deposited thereon, and then patterned to form a lower electrode 130 of the capacitor. ). Thereafter, a nitride film 140, for example, a Si 3 N 4 film, a SiON film, or the like is deposited on the resultant to form a dielectric film of a capacitor to a thickness of about 100 GPa or less, and the nitride film 140 is formed by heat treatment. Oxidize. The heat treatment conditions at this time are as described with reference to FIG. 2. Thereafter, an upper electrode (not shown) is formed by a conventional method, and the capacitor is completed.
그러나, 상기한 제1 종래 기술에 따라 반도체 메모리 소자를 제조하는 경우에는 반도체 소자의 집적도가 낮을 때, 즉 집적도가 낮아서 DRAM 셀 1개 당 필요한 커패시터 용량의 확보를 위하여 유전막으로 사용되는 질화막을 50Å 이하의 두께로 형성한 경우에, 질화막 산화를 위한 열처리를 행하면, 650℃ 이상의 고온에 의한 열처리로 인해 층간 절연막을 구성하는 BPSG가 리플로우(reflow)되고, 이로 인해 질화막에 크랙(crack)이 발생하여 이 부분을 통해 산소 또는 수분이 확산되거나 열처리시에 산소 또는 수분의 확산을 막지 못할 정도가 된다. 따라서, 상기한 방법에 의하여도 커패시터의 하부 전극 아래에 형성된 비트 라인의 금속 실리사이드층에서의 이상 산화를 방지할 수 없게 된다.However, in the case of manufacturing a semiconductor memory device according to the first conventional technique described above, when the integration degree of the semiconductor device is low, that is, the integration degree is low, the nitride film used as the dielectric film to secure the required capacitor capacity per DRAM cell is 50 kΩ or less. When formed to a thickness of, the heat treatment for oxidizing the nitride film causes reflow of the BPSG constituting the interlayer insulating film due to heat treatment at a high temperature of 650 ° C. or higher, thereby causing cracks in the nitride film. Through this part, oxygen or moisture is diffused or the heat is not prevented from diffusing during the heat treatment. Therefore, even by the above method, abnormal oxidation in the metal silicide layer of the bit line formed under the lower electrode of the capacitor cannot be prevented.
도 4는 금속 실리사이드층의 이상 산화를 방지하기 위한 제2 종래 기술을 설명하기 위한 단면도이다.4 is a cross-sectional view for explaining a second prior art for preventing abnormal oxidation of the metal silicide layer.
도 4에 도시한 제2 종래 기술에 따르면, 금속 실리사이드층의 이상 산화의 원인이 되는 산소의 확산을 방지하기 위하여, 반도체 기판(200)상에 금속 실리사이드층(215a), 예를 들면 WSix층을 포함하는 폴리사이드 구조의 비트 라인(215)을 형성하고, 그 위에 예를 들면 BPSG막을 증착하여 층간 절연막(220)을 형성한 후 상기 층간 절연막(220)에 커패시터의 하부 전극 형성을 위한 콘택홀(223)을 형성한다. 그 후, 상기 금속 실리사이드층(215a)이 산소와 접하지 않도록 하기 위하여, 상기 콘택홀(223)이 형성된 층간 절연막(220)의 상면 및 상기 콘택홀(223) 내부의 측벽에 질화막과 같은 확산 방지막(225)을 형성한다. 그 후, 상기 확산 방지막(225)을 열처리한다. 이 때의 열처리 조건으로는 상기 도 2를 참조하여 설명한 바와 같다.According to the second conventional technique shown in FIG. 4, in order to prevent diffusion of oxygen which causes abnormal oxidation of the metal silicide layer, a metal silicide layer 215a, for example, a WSix layer is formed on the semiconductor substrate 200. A bit line 215 having a polyside structure is formed, and for example, a BPSG film is deposited thereon to form an interlayer insulating film 220, and then a contact hole for forming a lower electrode of the capacitor in the interlayer insulating film 220. 223). Thereafter, in order to prevent the metal silicide layer 215a from coming into contact with oxygen, a diffusion barrier such as a nitride film is formed on the upper surface of the interlayer insulating layer 220 on which the contact hole 223 is formed and the sidewalls of the contact hole 223. 225 is formed. Thereafter, the diffusion barrier 225 is heat treated. The heat treatment conditions at this time are as described with reference to FIG. 2.
그 후, 통상의 방법에 의하여 스토리지 노드 콘택(227) 및 커패시터의 하부 전극(230)을 형성하고, 유전막(도시 생략) 및 상부 전극(도시 생략)을 형성하여 커패시터를 완성한다.Thereafter, the storage node contact 227 and the lower electrode 230 of the capacitor are formed by a conventional method, and a dielectric film (not shown) and an upper electrode (not shown) are formed to complete the capacitor.
그러나, 상기한 제2 종래 기술에 따라 반도체 메모리 소자를 제조하는 경우에는 별도의 공정이 추가되어 공정이 복잡해지며, 또한 하부 전극 및 스토리지 노드 콘택 사이의 미스얼라인 마진이 감소되는 결과를 초래하여 공정의 어려움을 가중시킨다.However, in the case of manufacturing the semiconductor memory device according to the second conventional technology, a separate process is added, which increases the complexity of the process, and also causes a misalignment margin between the lower electrode and the storage node contact to be reduced. To increase the difficulty.
상기한 바와 같이 금속 실리사이드층에서 이상 산화가 발생되는 원인은 금속 실리사이드층과 산소 또는 수분과의 반응이 금속 실리사이드층의 표면에서 발생하지 않고, 금속 실리사이드층의 내부 또는 금속 실리사이드층과 그 하부의 폴리실리콘층과의 계면에서 발생하기 때문에 그 반응에 의한 부피 팽창으로 인해 금속 실리사이드층과 폴리실리콘층의 리프팅이 발생하고, 또한 금속 실리사이드층의 이상 산화로 인해 급격한 부피 증가 현상이 일어나게 된다.As described above, the cause of abnormal oxidation in the metal silicide layer is that the reaction between the metal silicide layer and oxygen or water does not occur on the surface of the metal silicide layer, and the polysilicon inside or in the metal silicide layer and the lower portion of the metal silicide layer Since it occurs at the interface with the silicon layer, the volume expansion caused by the reaction caused the lifting of the metal silicide layer and the polysilicon layer, and also due to the abnormal oxidation of the metal silicide layer, a sudden increase in volume occurs.
상기한 바와 같이, 금속 실리사이드층과 산소와의 반응이 금속 실리사이드층의 내부에서 일어나는 원인은 다음과 같다. 일반적으로, 실리콘과 산소의 반응은 700℃ 이하에서는 거의 일어나지 않는다. 따라서, 그 700℃ 이하의 온도에서는 산소가 금속 실리사이드와 직접 반응하지 않고 단지 폴리사이드 구조의 비트 라인 내부로 확산된 상태로 존재하게 된다. 이와 같이 폴리사이드 구조의 비트 라인 내부로 확산된 산소는 비트 라인 내부의 실리콘과 반응하여 부피 팽창을 유발한다. 심한 경우에는, 이와 같이 내부로 확산된 산소가 후속의 고온에 의한 열처리시에 폴리사이드의 산화를 촉진시키는 역할을 행하여 이상 산화를 가속화하기도 한다.As described above, the cause of the reaction between the metal silicide layer and oxygen occurs inside the metal silicide layer as follows. In general, the reaction between silicon and oxygen hardly occurs below 700 ° C. Thus, at temperatures below 700 ° C., oxygen does not react directly with the metal silicides but only diffuses into the bit lines of the polyside structure. As such, the oxygen diffused into the bit line of the polycide structure reacts with the silicon inside the bit line to cause volume expansion. In severe cases, the oxygen diffused in this way may accelerate the oxidation of the polyside during the subsequent heat treatment by the high temperature, thereby accelerating the abnormal oxidation.
따라서, 본 발명의 목적은 COB 구조를 가지는 반도체 메모리 장치를 제조할 때 폴리사이드 구조의 배선층의 이상 산화를 최소화할 수 있는 반도체 기판의 열처리 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a heat treatment method of a semiconductor substrate which can minimize abnormal oxidation of a wiring layer having a polyside structure when fabricating a semiconductor memory device having a COB structure.
본 발명의 다른 목적은 상기한 열처리 방법을 이용한 반도체 메모리 장치의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device using the above heat treatment method.
도 1은 COB 구조를 가지는 일반적인 반도체 메모리 장치를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a general semiconductor memory device having a COB structure.
도 2는 종래 기술에 따른 열처리시의 시간에 따른 온도 변화를 나타낸 그래프이다.2 is a graph showing a temperature change with time during heat treatment according to the prior art.
도 3은 금속 실리사이드층의 이상 산화를 방지하기 위한 제1 종래 기술을 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining a first prior art for preventing abnormal oxidation of the metal silicide layer.
도 4는 금속 실리사이드층의 이상 산화를 방지하기 위한 제2 종래 기술을 설명하기 위한 단면도이다.4 is a cross-sectional view for explaining a second prior art for preventing abnormal oxidation of the metal silicide layer.
도 5는 본 발명의 바람직한 실시예에 따른 열처리시의 시간에 따른 온도 변화를 나타낸 그래프이다.5 is a graph showing a temperature change with time during heat treatment according to a preferred embodiment of the present invention.
상기 목적을 달성하기 위하여 본 발명은, 폴리사이드 구조를 가지는 배선층을 갖춘 반도체 기판의 열처리 방법에 있어서, 불활성 가스 분위기하에서 상기 반도체 기판을 500℃ 이하의 온도로 유지되는 퍼니스 내에 로딩하는 단계와, 불활성 가스 분위기하에서 상기 퍼니스 내의 온도를 상승시키는 단계와, 상기 반도체 기판을 상기 상승된 온도로 열처리 하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 열처리 방법을 제공한다.In order to achieve the above object, the present invention is a heat treatment method of a semiconductor substrate having a wiring layer having a polyside structure, the step of loading the semiconductor substrate in a furnace maintained at a temperature of 500 ℃ or less in an inert gas atmosphere, and And increasing the temperature in the furnace under a gas atmosphere, and heat treating the semiconductor substrate to the elevated temperature.
상기 다른 목적을 달성하기 위하여, 본 발명은 COB(Capacitor over Bit Line) 구조를 가지는 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판상에 폴리사이드 구조의 배선층을 형성하는 단계와, 상기 결과물 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에 스토리지 노드 콘택을 형성하는 단계와, 상기 스토리지 노드 콘택의 상부에 하부 전극을 형성하는 단계와, 상기 결과물상에 질화막을 증착하는 단계와, 불활성 가스 분위기하에서 상기 결과물을 500℃ 이하의 온도로 유지되는 퍼니스 내에 로딩하는 단계와, 불활성 가스 분위기하에서 상기 퍼니스 내의 온도를 상승시키는 단계와, 상기 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor memory device having a capacitor over bit line (COB), forming a wiring layer of a polyside structure on a semiconductor substrate, and the interlayer on the entire surface of the resultant Forming an insulating film, forming a storage node contact in the interlayer insulating film, forming a lower electrode on top of the storage node contact, depositing a nitride film on the resultant, in an inert gas atmosphere Fabricating a semiconductor memory device comprising loading the resultant into a furnace maintained at a temperature of 500 ° C. or lower, raising the temperature in the furnace under an inert gas atmosphere, and heat treating the resultant. Provide a method.
또한 본 발명은, COB(Capacitor over Bit Line) 구조를 가지는 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판상에 폴리사이드 구조의 배선층을 형성하는 단계와, 상기 결과물 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에 스토리지 노드 콘택홀을 형성하는 단계와, 상기 결과물 전면에 산소 확산 방지막을 형성하는 단계와, 불활성 가스 분위기하에서 상기 결과물을 500℃ 이하의 온도로 유지되는 퍼니스 내에 로딩하는 단계와, 불활성 가스 분위기하에서 상기 퍼니스 내의 온도를 상승시키는 단계와, 상기 결과물을 열처리하는 단계와, 상기 콘택홀 내에 도전 물질을 매립하여 스토리지 노드 콘택을 형성하는 단계와, 상기 스토리지 노드 콘택 상부에 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor memory device having a capacitor over bit line (COB) structure, the method comprising the steps of: forming a wiring layer having a polyside structure on a semiconductor substrate; Forming a storage node contact hole in the interlayer insulating film, forming an oxygen diffusion barrier on the entire surface of the resultant, loading the resultant in a furnace maintained at a temperature of 500 ° C. or lower under an inert gas atmosphere; Raising the temperature in the furnace under an inert gas atmosphere, heat treating the resultant, embedding a conductive material in the contact hole to form a storage node contact, and forming a capacitor on the storage node contact. Fabrication of a semiconductor memory device comprising the step Provide a method.
바람직하게는, 상기 산소 확산 방지막은 질화막으로 형성한다.Preferably, the oxygen diffusion preventing film is formed of a nitride film.
본 발명에 의하면, COB 구조를 가지는 반도체 메모리 장치를 제조할 때 폴리사이드 구조의 배선층의 이상 산화를 최소화할 수 있다.According to the present invention, an abnormal oxidation of a wiring layer having a polyside structure can be minimized when a semiconductor memory device having a COB structure is manufactured.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
금속 실리사이드가 이상 산화되는 원인으로서, 예를 들면 대기중의 산소 및 수분, 또는 후속 열처리 레시피에 따른 온도 상승 단계에서의 분위기 및 열처리를 위하여 퍼니스 내로 웨이퍼를 로딩할 때의 퍼니스 내의 온도 등이 중요한 역할을 하며, 이들 인자들은 폴리사이드 구조의 비트 라인 내부에 존재하는 잉여 산소의 양을 콘트롤하는 데 결정적인 역할을 한다.As the cause of the abnormal oxidation of the metal silicide, for example, oxygen and moisture in the atmosphere, the atmosphere in the temperature rising step according to the subsequent heat treatment recipe, and the temperature in the furnace when loading the wafer into the furnace for heat treatment, etc. These factors play a decisive role in controlling the amount of excess oxygen present inside the bit line of the polyside structure.
상기한 요인중에서 반도체 메모리 장치 제조를 위한 열처리를 위하여 퍼니스 내로 웨이퍼를 로딩할 때의 퍼니스 내의 온도는 금속 실리사이드층의 내부로 산소가 확산되는 것을 좌우하게 된다. 즉, 웨이퍼를 열처리 퍼니스 내로 로딩할 때 퍼니스 내의 온도가 너무 높으면, 대기중의 산소가 웨이퍼상의 산화막의 내부 또는 금속 실리사이드층의 내부로 확산되는 확산도가 실리콘과의 반응성보다 커지게 되어, 해당 온도에서의 웨이퍼 적재시에 금속 실리사이드층의 표면에서 산화 반응이 일어나지 않고, 금속 실리사이드층의 내부로 산소가 확산된다. 이와 같이 확산되어 들어간 산소는 열처리 공정중 온도 상승 단계 이후의 고온 열처리 단계에서 금속 실리사이드층의 벌크 내부의 실리콘과 반응하게 되어 금속 실리사이드층의 부피가 이상 성장하게 되는 결과를 초래하게 된다.Among the above factors, the temperature in the furnace at the time of loading the wafer into the furnace for the heat treatment for manufacturing the semiconductor memory device depends on the diffusion of oxygen into the metal silicide layer. That is, if the temperature in the furnace is too high when loading the wafer into the heat treatment furnace, the diffusion of oxygen in the atmosphere into the oxide film on the wafer or into the metal silicide layer becomes greater than the reactivity with the silicon, and at this temperature During wafer loading, no oxidation reaction occurs on the surface of the metal silicide layer, and oxygen diffuses into the metal silicide layer. The diffused oxygen reacts with the silicon inside the bulk of the metal silicide layer in the high temperature heat treatment step after the temperature raising step of the heat treatment process, resulting in abnormal growth of the volume of the metal silicide layer.
따라서, 본 발명에서는 반도체 메모리 장치 제조를 위한 열처리 공정시에 웨이퍼를 퍼니스 내에 로딩할 때 퍼니스 내의 온도를 산소의 확산도가 현저히 저하되며, 실리콘과의 반응성이 낮은 온도, 즉 500℃ 이하로 낮게 설정한다.Therefore, in the present invention, when the wafer is loaded into the furnace during the heat treatment process for manufacturing a semiconductor memory device, the temperature in the furnace is set to a temperature lowered significantly in oxygen diffusion and low in reactivity with silicon, that is, 500 ° C. or less. .
또한, 상기한 요인중에서 반도체 메모리 장치 제조를 위한 열처리를 위하여 웨이퍼를 퍼니스 내에 로딩할 때 및 퍼니스 내에서의 온도 상승 단계에서의 분위기는 반도체 메모리 장치 제조를 위한 열처리 공정의 기본 요소이다. 여기서, 웨이퍼, 특히 폴리사이드 구조의 비트 라인이 대기중의 산소와 완전히 격리된 상태로 되도록 함으로써, 웨이퍼상의 막질이 대기중의 산소와 접할 기회를 제공하지 않도록 하여야 한다. 또한, 웨이퍼를 퍼니스 내에 로딩하는 단계에서 불활성 가스, 예를 들면 N2가스에 의하여 웨이퍼를 완전하게 격리시켰다 하더라도 온도 상승 단계에서 O2가스를 사용하는 경우에는 산소가 금속 실리사이드층 내부로 확산될 수 있는 온도 대역을 통과한다면 후속 열처리 단계를 거치면서 전술한 바와 같은 문제가 발생하게 된다.In addition, among the above factors, the atmosphere when the wafer is loaded into the furnace for the heat treatment for the manufacture of the semiconductor memory device and the temperature rise step in the furnace is a basic element of the heat treatment process for the manufacture of the semiconductor memory device. Here, the wafer, especially the bit line of the polycide structure, must be completely isolated from the oxygen in the atmosphere so that the film quality on the wafer does not provide an opportunity to contact the oxygen in the atmosphere. In addition, even if the wafer is completely isolated by an inert gas such as N 2 gas in the step of loading the wafer into the furnace, oxygen may diffuse into the metal silicide layer when the O 2 gas is used in the temperature raising step. If it passes through the existing temperature bands, the problem described above occurs as a result of the subsequent heat treatment step.
따라서, 퍼니스 내에 웨이퍼를 로딩하는 단계 및 퍼니스 내에서의 온도 상승 단계에서는 과잉량의 불활성 가스를 공급함으로써 불활성 가스에 의하여 웨이퍼를 완전히 격리시켜야 한다. 바람직하게는, 반도체 메모리 장치 제조를 위한 열처리 공정중 웨이퍼 로딩 단계 및 온도 상승 단계에서 불활성 가스의 공급량을 20 ∼ 50 SLPM으로 한다.Therefore, in the step of loading the wafer into the furnace and in the step of raising the temperature in the furnace, it is necessary to completely isolate the wafer by the inert gas by supplying an excess amount of the inert gas. Preferably, the supply amount of the inert gas in the wafer loading step and the temperature raising step during the heat treatment process for manufacturing the semiconductor memory device is 20 to 50 SLPM.
도 5는 본 발명의 바람직한 실시예에 따라 반도체 메모리 장치를 제조하기 위하여 폴리사이드 구조를 갖는 배선층, 예를 들면 비트 라인 또는 게이트 전극 형성을 위한 패터닝을 마친 후에 웨이퍼에 대하여 열처리를 행하는 레시피를 나타낸 도면으로서, 본 발명에 따른 웨이퍼 열처리시의 시간에 따른 온도 변화를 나타낸 그래프이다.5 is a view showing a recipe for performing heat treatment on a wafer after patterning for forming a wiring layer having a polyside structure, for example, a bit line or a gate electrode, in order to fabricate a semiconductor memory device according to an exemplary embodiment of the present invention. As a graph showing a temperature change with time during wafer heat treatment according to the present invention.
도 5를 참조하면, 과잉량의 불활성 가스 분위기, 예를 들면 N2또는 Ar 가스 분위기하에서 500℃ 이하의 온도로 유지되는 퍼니스 내에 웨이퍼를 로딩한다(단계 E). 그 후, 충분한 불활성 가스, 예를 들면 N2또는 Ar 가스 분위기하에서 퍼니스 내의 온도를 열처리 공정에 필요한 온도로 상승시킨다(단계 F). 바람직하게는, 상기 단계 E 및 F에서 불활성 가스의 공급량은 20 ∼ 50 SLPM으로 한다. 온도가 후속의 열처리 공정에 필요한 온도까지 상승되면, 통상의 방법에 의하여 열처리를 소정 시간 동안 행한다(단계 G). 그 후, 통상의 방법에 의하여 퍼니스 내의 온도를 다시 하강시켜서 웨이퍼를 언로딩한다(단계 H).Referring to FIG. 5, the wafer is loaded into a furnace maintained at a temperature of 500 ° C. or less under an excess of inert gas atmosphere, for example N 2 or Ar gas atmosphere (step E). The temperature in the furnace is then raised to the temperature necessary for the heat treatment process under a sufficient inert gas, for example N 2 or Ar gas atmosphere (step F). Preferably, the supply amount of the inert gas in the above steps E and F is 20 to 50 SLPM. When the temperature is raised to the temperature required for the subsequent heat treatment step, the heat treatment is performed for a predetermined time by a conventional method (step G). Thereafter, the temperature in the furnace is lowered again by the usual method to unload the wafer (step H).
상기한 바와 같은 본 발명의 바람직한 실시예에 따른 열처리 방법은 반도체 메모리 소자의 제조시에 상기 도 3을 참조하여 설명한 바와 같이 반도체 기판상에 비트 라인을 형성한 후 그 위에 형성된 층간 절연막을 개재하여 하부 전극을 형성하고 그 위에 유전막 형성을 위하여 질화막을 40Å 이상의 두께로 형성하고, 상기 질화막을 열처리에 의해 산화시키는 공정에 적용하는 것이 가능하다. 또는, 본 발명의 바람직한 실시예에 따른 열처리 방법은 상기 도 4를 참조하여 설명한 바와 같이 반도체 기판상에 비트 라인을 형성하고, 그 위에 층간 절연막을 형성한 후 상기 층간 절연막상에 질화막과 같은 확산 방지막을 40Å 이상의 두께로 형성하고, 상기 확산 방지막을 열처리하기 위한 공정시 적용하는 것도 가능하다.In the heat treatment method according to the preferred embodiment of the present invention as described above, a bit line is formed on a semiconductor substrate as described with reference to FIG. 3 at the time of fabrication of a semiconductor memory device, and a lower portion is formed through an interlayer insulating layer formed thereon. It is possible to apply to a process of forming an electrode and forming a nitride film with a thickness of 40 GPa or more for forming a dielectric film thereon, and oxidizing the nitride film by heat treatment. Alternatively, in the heat treatment method according to the preferred embodiment of the present invention, as described above with reference to FIG. 4, a bit line is formed on the semiconductor substrate, an interlayer insulating film is formed thereon, and a diffusion barrier such as a nitride film is formed on the interlayer insulating film. It is also possible to form a thickness of 40 kPa or more, and to apply during the process for heat treatment of the diffusion barrier film.
상기한 바와 같이, 본 발명의 바람직한 실시예에 의하면 반도체 기판의 열처리시에 반도체 기판을 퍼니스에 로딩하는 로딩 온도를 500℃ 이하로 하고, 퍼니스 내로의 로딩 단계 및 퍼니스 내에서의 온도 상승 단계를 과잉의 불활성 가스 분위기하에서 행하므로, COB 구조를 가지는 반도체 메모리 장치를 제조할 때 폴리사이드 구조의 비트 라인의 이상 산화를 최소화할 수 있다.As described above, according to a preferred embodiment of the present invention, the loading temperature for loading the semiconductor substrate into the furnace at the time of heat treatment of the semiconductor substrate is set to 500 ° C. or lower, and the step of loading into the furnace and raising the temperature in the furnace is excessive. Since it is carried out under an inert gas atmosphere, the abnormal oxidation of the bit line of the polyside structure can be minimized when manufacturing a semiconductor memory device having a COB structure.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. It is possible.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076998A KR100219571B1 (en) | 1996-12-30 | 1996-12-30 | Thermal processing for semiconductor memory device and manufacturing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076998A KR100219571B1 (en) | 1996-12-30 | 1996-12-30 | Thermal processing for semiconductor memory device and manufacturing method for the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980057699A KR19980057699A (en) | 1998-09-25 |
| KR100219571B1 true KR100219571B1 (en) | 1999-09-01 |
Family
ID=19492395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960076998A KR100219571B1 (en) | 1996-12-30 | 1996-12-30 | Thermal processing for semiconductor memory device and manufacturing method for the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219571B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684637A2 (en) * | 1994-05-27 | 1995-11-29 | Kabushiki Kaisha Toshiba | Semiconductor device having a thermal nitride film and manufacturing method thereof |
| KR960043179A (en) * | 1995-05-19 | 1996-12-23 | 김주용 | Polysilicon Formation Method of Semiconductor Device |
-
1996
- 1996-12-30 KR KR1019960076998A patent/KR100219571B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| EP0684637A2 (en) * | 1994-05-27 | 1995-11-29 | Kabushiki Kaisha Toshiba | Semiconductor device having a thermal nitride film and manufacturing method thereof |
| KR960043179A (en) * | 1995-05-19 | 1996-12-23 | 김주용 | Polysilicon Formation Method of Semiconductor Device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980057699A (en) | 1998-09-25 |
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