KR100218627B1 - Packaging unifying system for semiconductor fabrication - Google Patents
Packaging unifying system for semiconductor fabrication Download PDFInfo
- Publication number
- KR100218627B1 KR100218627B1 KR1019970000194A KR19970000194A KR100218627B1 KR 100218627 B1 KR100218627 B1 KR 100218627B1 KR 1019970000194 A KR1019970000194 A KR 1019970000194A KR 19970000194 A KR19970000194 A KR 19970000194A KR 100218627 B1 KR100218627 B1 KR 100218627B1
- Authority
- KR
- South Korea
- Prior art keywords
- unit
- test
- parts
- marking
- trimming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 47
- 238000012360 testing method Methods 0.000 claims abstract description 45
- 238000009966 trimming Methods 0.000 claims abstract description 23
- 238000012546 transfer Methods 0.000 claims abstract description 17
- 230000010354 integration Effects 0.000 claims abstract description 9
- 238000005520 cutting process Methods 0.000 claims abstract description 7
- 239000002390 adhesive tape Substances 0.000 claims description 9
- 238000005452 bending Methods 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 5
- 230000003287 optical effect Effects 0.000 claims description 4
- 238000004080 punching Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 claims 1
- 238000004904 shortening Methods 0.000 abstract 1
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000005187 foaming Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 반도체 제조용 후공정 일체화 시스템에 관한 것으로서, 특히 부품을 공급하는 부품 로딩부와, 상기 부품 로딩부에서 보내진 부품의 리드 프레임을 절단하는 트리밍부와, 상기 트리밍부에서 트리밍된 부품을 테스트하는 제1 테스트부와, 제1 테스트부에서 선별된 부품의 표면에 마킹을 행하는 마킹부와, 상기 마킹부에서 마킹된 부품을 포밍하는 포밍부와, 상기 포밍부에서 포밍된 부품을 교정하는 부품 교정부 및 교정된 부품을 테스트하는 제2 테스트부와, 상기 제2 테스트부에서 선별된 부품을 테이핑하여 포장하는 테이핑부를 포함하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a post-process integration system for semiconductor manufacturing, and in particular, a part loading part for supplying parts, a trimming part for cutting a lead frame of parts sent from the part loading part, and a part trimmed by the trimming part. A first test part, a marking part for marking a surface of a component selected by the first test part, a forming part for forming a part marked at the marking part, and a part for correcting a part formed at the forming part And a second test unit for testing the government and calibrated parts, and a taping unit for taping and packaging the components selected by the second test unit.
따라서, 본 발명에서는 반도체의 제조 공정들중 리드 프레임의 트리밍 공정, 마킹 공정, 포밍 공정, 교정 공정, 테스트 및 테이핑 공정들이 하나의 시스템에서 순서적으로 이루어짐에 따라 장치가 콤팩트화되어 설치 공간을 효율적으로 사용할 수 있고, 더욱이 부품의 이송 경로를 단축하여 생산성을 향상시킴과 동시에 제조 코스트를 현저하게 절감할 수 있게 된다.Therefore, according to the present invention, the trimming process, marking process, forming process, calibration process, test process, and taping process of the lead frame are sequentially performed in one system. In addition, it is possible to improve the productivity by shortening the transfer path of the parts and to significantly reduce the manufacturing cost.
Description
본 발명은 반도체 제조용 후공정 일체화 시스템에 관한 것으로서, 특히 트랜지스터 등의 반도체 조립 공정에서 다이 본딩, 와이어 본딩, 몰딩, 및 솔더링 후의 공정인 트리밍, 테스트, 마킹, 포밍, 테이핑 등의 후공정을 일체화하여 실행할 수 있도록 된 반도체 제조용 후공정 일체화 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a post-process integration system for semiconductor manufacturing. In particular, in a semiconductor assembly process such as a transistor, a post-process such as trimming, testing, marking, forming, and taping, which is a process after die bonding, wire bonding, molding and soldering The present invention relates to a post-process integration system for manufacturing semiconductors.
일반적으로 반도체 제조 공정은 웨이퍼를 접착제가 묻어 있는 스티키 테이프(Sticky tape)에 붙이고 이 테이프를 척위에 얹어 진공으로 흡착시킨 후 부분 또는 완전 절단하여 개개의 칩이나 다이로 분리하는 웨이퍼 절단 공정과, 절단된 다이를 리드 프레임의 표면에 접착시키는 다이 본딩 공정과, 다이 본딩후 회로 칩의 단자와 패키지의 리드의 사이를 전기적으로 연결시키는 와이어 본딩 공정과, 와이어 본딩된 유니트를 패키지에 몰딩 및 웰딩시키는 몰딩 공정과, 완성된 반도체 소자를 인쇄회로기판 상에 납땜하는 솔더링 공정과, 제품의 표면에 상호, 상표, 제품명, 제작사, 제작일자 등의 정보를 문자나 숫자 또는 기호로서 표시하는 마킹 공정과, 리드 프레임에 연결되어 있는 여러 개의 단자를 분리하는 트리밍 공정과, 리드를 절곡시키는 포밍 공정과, 완성된 제품을 여러 가지로 시험하는 테스팅 공정과, 테이핑 공정 등으로 이루어지며, 이러한 공정들은 각각의 장치들에 의해 각각 작업이 이루어지게 되는 것이다.In general, the semiconductor manufacturing process is a wafer cutting process in which a wafer is attached to a sticky tape with adhesive, and the tape is placed on a chuck to be adsorbed by vacuum and then partially or completely cut and separated into individual chips or dies. A die bonding process for bonding the die to the surface of the lead frame, a wire bonding process for electrically connecting the terminals of the circuit chip and the leads of the package after die bonding, and a molding for molding and welding the wire bonded unit to the package Process, a soldering process for soldering a completed semiconductor device onto a printed circuit board, a marking process for displaying information such as trade name, product name, manufacturer, production date, etc. on the surface of the product as letters, numbers or symbols, and lead Trimming process to separate several terminals connected to the frame, forming process to bend the leads It consists of a testing process for testing the finished product in various ways, and a taping process. These processes are performed by respective devices.
종래에는 반도체의 제조에 따른 각각의 공정들이 각각 독립된 장치들에 의해 작업이 이루어짐으로써 생산성이 저하됨은 물론 설치 공간을 많이 차지하여 공간의 활용성을 저하시키고 투자 비용을 상승시키는 등의 여러 가지 문제점들이 있었다.In the related art, various processes such as lowering productivity by taking up a lot of installation space as well as lowering productivity due to work performed by independent apparatuses for each process according to the manufacture of semiconductors have increased. there was.
본 발명은 상술한 바와 같은 종래 기술의 문제점들을 해결하기 위하여 발명된 것으로서, 본 발명의 목적은 트리밍, 테스팅, 마킹, 포밍, 테이핑 등의 후 공정들이 하나의 장치에서 이루어지도록 하여 생산성을 증대시킴과 동시에 더욱 공간의 효율성을 향상시키고 투자 비용을 절감할 수 있는 반도체 제조용 후공정 일체화 시스템을 제공하는데 있다.The present invention has been invented to solve the problems of the prior art as described above, an object of the present invention is to increase productivity by allowing the post-processing, such as trimming, testing, marking, forming, taping, etc. to be performed in one device and At the same time, it is to provide a post-process integrated system for semiconductor manufacturing that can further improve space efficiency and reduce investment costs.
이와 같은 목적을 실현하기 위하여 이루어진 본 발명에 의한 반도체 제조용 후공정 일체화 시스템은 부품을 공급하는 부품 로딩부와, 상기 부품 로딩부에서 보내진 부품의 리드 프레임을 절단하는 트리밍부와, 상기 트리밍부에서 트리밍된 부품을 테스트하는 제1 테스트부와, 제1 테스트부에서 선별된 부품의 표면에 마킹을 행하는 마킹부와, 상기 마킹부에서 마킹된 부품을 포밍하는 포밍부와, 상기 포밍부에서 포밍된 부품을 교정하는 부품 교정부 및 교정된 부품을 테스트하는 제2 테스트부와, 상기 제2 테스트부에서 선별된 부품을 테이핑하여 포장하는 테이핑부를 포함하는 것을 특징으로 한다.In order to achieve the above object, a post-process integration system for manufacturing a semiconductor according to the present invention includes a component loading part for supplying a part, a trimming part for cutting a lead frame of a part sent from the part loading part, and a trimming in the trimming part. A first test unit for testing the finished parts, a marking unit for marking the surface of the parts selected by the first test unit, a forming unit for forming the parts marked by the marking unit, and a part formed in the forming unit It characterized in that it comprises a part calibration unit for calibrating and a second test unit for testing the calibrated component, and a taping unit for taping and packaging the components selected by the second test unit.
도1은 본 발명에 의한 반도체 제조용 후공정 일체화 시스템을 나타내는 전체 개략도이다.1 is an overall schematic view showing a post-process integration system for manufacturing a semiconductor according to the present invention.
도2는 본 발명의 부품 로딩부를 나타내는 도면이다.2 is a view showing a part loading part of the present invention.
도3은 본 발명의 트리밍부를 나타내는 도면이다.3 is a view showing a trimming part of the present invention.
도4는 본 발명의 제1 테스트부를 나타내는 도면이다.4 is a view showing a first test unit of the present invention.
도5는 본 발명의 마킹부를 나타내는 도면이다.5 is a view showing a marking portion of the present invention.
도6은 본 발명의 포밍부를 나타내는 도면이다.6 is a view showing a forming unit of the present invention.
도7은 본 발명의 부품 교정부를 나타내는 도면이다.7 is a view showing a part correction unit of the present invention.
도8은 본 발명의 제2 테스트부를 나타내는 도면이다.8 is a view showing a second test unit of the present invention.
도9는 본 발명의 테이핑부를 나타내는 도면이다.9 is a view showing a taping part of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10:부품 로딩부 11:안내판10: Loading part 11: Information board
12:이송 레일 13:모터12: Transfer rail 13: motor
14:캠 20:트리밍부14: Cam 20: trimming part
21:스트리퍼 22:펀치21: stripper 22: punch
30:제 테스트부 40:마킹부30: test unit 40: marking unit
50:포밍부 51:스트리퍼50: forming part 51: stripper
52:핑거 60:부품 교정부52: finger 60: parts calibration
70:제2 테스트부 80:테이핑부70: second test section 80: taping section
81:로울러 테이프 82:이송 구멍 펀치81: Roller tape 82: Feed hole punch
83:접착 테이프 공급기 84:절곡 펀치83: adhesive tape feeder 84: bending punch
90:저장통90: storage bin
이하, 본 발명의 바람직한 실시예를 첨부된 도면에 따라서 더욱 상세하게 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1 은 본 발명에 의한 반도체 제조용 후공정 일체화 시스템을 나타내는 전체 도면으로서, 부호 (10)은 트랜지스터 등의 부품(P)을 공급하기 위한 부품 로딩부를 나타내고 있다.Fig. 1 is an overall view showing a post-process integration system for manufacturing a semiconductor according to the present invention, wherein
상기 부품 로딩부(10)는 도 2 에 도시한 바와 같이 경사지게 설치된 안내판(11)내에 부품(P)이 정렬되어 있으며, 상기 안내판(11)의 선단에는 이송 레일(12)이 위치되어 있다.As shown in FIG. 2, the parts P are arranged in the
상기 이송 레일(12)은 모터(13)의 구동에 따라 회전되는 캠(14)의 작동에 의해 안내판(11)내에서 자중에 의해 이송되는 부품(P)을 하나씩 공급하게 된다.The conveying
그리고, 상기 부품 로딩부(10)의 일측에는 부품(P)의 리드 프레임을 절단하여 분리하는 트리밍부(20)가 위치되어 있다.And, on one side of the
상기 트리밍부(20)는 도 3 에 도시한 바와 같이 상기 부품 로딩부(10)에서 이송되어 온 부품(P)의 리드 프레임(F)을 잡는 스트리퍼(21)와, 구동 수단의 작동에 따라 하강하여 상기 스트리퍼(21)에 의해 고정된 리드 프레임(F)을 절단하는 펀치(22)로 구성된다.As shown in FIG. 3, the
상기 트리밍부(20)에서는 순서적으로 이송되는 부품(P)을 하나씩 잡고 리드(L)로부터 리드 프레임(F)을 절단하게 되며, 절단된 리드 프레임(F)은 별도의 저장통내에 저장된다.The
한편, 상기 트리밍부(20)의 일측에는 제1 테스트부(30)가 위치되어 있다.Meanwhile, the
상기 제1 테스트부(30)에서는 도 4 에 도시한 바와 같이 테스트용 핑거(31)가 부품(P)의 리드(L)를 집어서 특성을 테스트하게 된다.In the
상기 제1 테스트부(30)의 일측에는 부품(P)의 표면에 제작사의 명칭, 상표, 제품명, 제작 시기 등을 문자, 숫자 또는 기호 등으로 표시하는 마킹부(40)가 위치되어 있다.On one side of the
상기 마킹부(40)에서는 레이저(41)에서 유도되는 레이저 비임에 의해 도 5 에 도시한 바와 같이 부품(P)의 표면에 마킹이 이루어지게 되는 것이다.In the marking
그리고, 상기 마킹부(40)의 일측에는 부품(P)의 리드(L)의 선단을 압착시키는 포밍부(50)가 위치되어 있으며, 상기 포밍부(50)는 도 6 에 도시한 바와 같이 부품(P)을 잡는 스트리퍼(51)와, 상기 부품(P)에 압착되어 포밍을 행하는 펀치(52)로 이루어진다.In addition, at one side of the marking
상기 포밍부(50)의 일측에는 포밍된 부품(P)의 리드(L)의 비틀림 등을 교정하기 위한 부품 교정부(60)가 위치되어 있으며, 상기 부품 교정부(60)는 도 7 에 도시한 바와 같이 승강되는 프레스 금형(61)에 의해 변형된 부품(P)의 리드(L))를 교정하게 된다.On one side of the forming
그리고, 상기 부품 교정부(60)의 일측에는 부품(P)의 전기적인 단락이나 포밍 상태 등의 검사를 행하는 제2 테스트부(70)가 위치되어 있다.In addition, a
상기 제 2 테스트부(70)는 도 8 에 도시한 바와 같이 부품(P)을 파지하는 핑거(71)와, 부품(P)을 향하여 광을 주사하여 부품(P)이 통과하는 시간에 따라 불량 또는 양품을 선별하는 광센서(72)를 구비하고 있다.As illustrated in FIG. 8, the
상기 제 2 테스트부(70)의 일측에는 테스트에서 선별된 부품(P)을 테이핑하여 저장하는 테이핑부(80)가 위치되어 있다.One side of the
상기 테이핑부(80)는 도 9 에 도시한 바와 같이 로울러 테이프(81)에 이송용 구멍을 펀칭하는 이송 구멍 펀치(82)가 일측에 장착되어 있고, 그 일측에는 상기 로울러 테이프(81)에 올려진 부품(P)의 리드(L)위로 접착 테이프를 공급하는 접착 테이프 공급기(83)가 장착되어 있으며, 상기 접착 테이프 공급기(83)의 일측에는 로울러 테이프(81)를 절곡시키는 절곡용 펀치(84)가 장착되어 있고, 상기 절곡용 펀치(84)의 일측에는 접착 테이프에 열풍을 가함과 동시에 압착을 가하여 테이핑을 행하는 접착용 프레스(85)가 장착되어 있다.As shown in FIG. 9, the
그리고, 상기 접착용 프레스(85)의 하측에는 부품(P)을 이송시키는 이송 로울러(86)가 결합되어 있고, 상기 이송 로울러(86)를 통과한 테이프는 다수의 로울러(87)(88)을 통과한 후 테이프 절곡용 지그(89)에서 절곡된 후 저장통(90)내에 저장되도록 구성되어 있다.And, the lower side of the
또한, 상기 각각의 공정들에서 이루어지는 작업들은 모니터(91)를 통하여 디스플레이 되도록 구성되어 있으며, 각 공정들로 투입되는 부품들의 이송은 별도의 부품 이송 수단, 예컨대 로보트 수단이나 컨베이어 시스템 또는 공압 시스템에 의해 이루어지게 된다.In addition, the operations performed in each of the processes are configured to be displayed on the
이와 같이 구성된 본 발명에 의한 반도체 제조용 후공정 일체화 시스템은 전공정에서 제조된 부품(P)이 부품 로딩부(10)내로 투입되면, 상기 부품 로딩부(10)에서는 모터(13)의 구동에 따라 회동되는 캠(14)이 반복적으로 이송 레일(12)을 작동시켜서 안내판(11)내에 정렬된 부품(P)을 하나씩 다음의 공정으로 이송시키게 된다.In the integrated process of the post-process integrated system for manufacturing a semiconductor according to the present invention configured as described above, when the component P manufactured in the previous process is introduced into the
상기 부품 로딩부(10)에서 공급되는 부품(P)이 트리밍부(20)내로 투입되면 스트리퍼(21)가 작동하여 리드 프레임(F)을 홀딩 함과 동시에 펀치(22)가 하강하여 리드 프레임(F)을 절단하게 되는 것이다.When the component P supplied from the
이때, 상기 트리밍부(21)에서는 하나의 부품(P)씩 작업이 이루어지게 되며, 절단된 리드 프레임(F)은 별도의 저장통 내로 낙하되어 저장된다.At this time, the
이어서, 상기 트리밍부(20)에서 트리밍이 완료된 부품(P)은 제1 테스트부(30)로 이송되어 특성의 테스트가 이루어지게 되는데, 이때에는 트리밍에 의한 리드(L)의 변형 등의 테스트가 이루어지고, 불량으로 판별된 부품(P)은 별도의 저장통내로 낙하되어진다.Subsequently, the parts P trimmed by the trimming
이어서, 상기 제1 테스트부(30)에서 선별된 양품의 부품(P)은 마킹부(40)로 이송되어 레이저(41)에서 조사되는 레이저에 의해 부품(P)의 표면에는 제작사의 명칭, 상표, 제품명, 제작 시기 등이 문자, 숫자 또는 기호 등으로 표시되어 진다.Subsequently, the part P of the good product selected by the
다음에, 상기 마킹부(40)에서 마킹이 이루어진 부품(P)은 포밍부(50)로 이송되어 포밍이 이루어지게 되는데, 이는 스트리퍼(51)가 하강하여 리드(L)를 잡은 상태에서 펀치(52)가 하강하여 리드(L)에 포밍을 행하게 된다.Next, the parts P marked by the marking
상기 포밍부(50)에서 포밍이 완료된 부품(P)은 부품 교정부(60)로 이송되어 금형의 작동에 따라 변형된 리드(L)등의 교정이 이루어지고, 상기 부품 교정부(60)에서 교정이 완료된 부품(P)은 제2 테스트부(70)로 이송되어 2차적으로 테스트가 이루어지게 된다.In the forming
상기 제2 테스트부(70)에서는 핑거(71)가 부품(P)의 리드(L)를 파지한 상태에서 접촉식으로 전기적인 테스트를 실시하고, 또한 광센서(72)에서 조사되는 광이 부품(P)에 조사되는 시간을 기준 시간과 비교하여 양, 불량품을 선별하게 되는 것이다.In the
그리고, 상기 제 2 테스트부(70)에서 선별된 부품(P)들은 테이핑부(80)로 이송되어 테이핑이 이루어지게 된다.In addition, the parts P selected by the
즉, 도 9 에 도시한 바와 같이 로울러 테이프(81)상에 선별된 부품(P)이 순차적으로 공급되면, 이송 구멍 펀치(82)에서 상기 로울러 테이프(81)의 양측에 이송용 구멍이 형성되고, 이어서 접착 테이프 공급기(83)에서 공급되는 접착 테이프가 부품(P)의 리드L)의 상측으로 접착되며, 절곡용 펀치(84)에서 로울러 테이프(81)를 절곡시키게 된다.That is, as shown in FIG. 9, when the parts P sorted on the
그리고, 이와 같은 테이프의 이송은 별도의 구동 수단의 작동에 따라 회동되는 이송 로울러(86)의 작동에 의해 행하여지는데, 상기 이송 로울러(86)에 의해 이송된 테이프는 다수의 로울러(87)(88)을 통과한 후 테이프 절곡용 테이프(89)에서 일정의 길이만큼 절곡된 후 저장통(90)내에 적재가 이루어지게 된다.And, the transfer of the tape is carried out by the operation of the
그리고, 이와 같은 일련의 공정들은 모니터(91)상에 나타남으로써 작업 공정들의 감시 및 확인이 가능케 되는 것이다.And, such a series of processes appear on the
상술한 바와 같이 본 발명에 의한 반도체 제조용 후공정 일체화 시스템에서는 반도체의 제조 공정들중 리드 프레임의 트리밍 공정, 마킹 공정, 포밍 공정, 교정 공정, 테스트 및 테이핑 공정들이 하나의 시스템에서 순서적으로 이루어짐에 따라 장치가 콤팩트화되어 설치 공간을 효율적으로 사용할 수 있고, 더욱이 부품의 이송 경로를 단축하여 생산성을 향상시킴과 동시에 제조 코스트를 현저하게 절감할 수 있는 등의 여러 가지 효과가 있다.As described above, in the post-process integration system for manufacturing a semiconductor according to the present invention, a trimming process, a marking process, a forming process, a calibration process, a test process, and a taping process of the lead frame are sequentially performed in one system. As a result, the device is compact, so that the installation space can be efficiently used, and further, the shorter the transfer path of the parts can be used to improve the productivity and the manufacturing cost can be significantly reduced.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970000194A KR100218627B1 (en) | 1997-01-07 | 1997-01-07 | Packaging unifying system for semiconductor fabrication |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970000194A KR100218627B1 (en) | 1997-01-07 | 1997-01-07 | Packaging unifying system for semiconductor fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980065297A KR19980065297A (en) | 1998-10-15 |
KR100218627B1 true KR100218627B1 (en) | 1999-09-01 |
Family
ID=19494203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970000194A KR100218627B1 (en) | 1997-01-07 | 1997-01-07 | Packaging unifying system for semiconductor fabrication |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100218627B1 (en) |
-
1997
- 1997-01-07 KR KR1019970000194A patent/KR100218627B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980065297A (en) | 1998-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9287142B2 (en) | Method of manufacturing a semiconductor device using markings on both lead frame and sealing body | |
KR102067294B1 (en) | Method of manufacturing semiconductor device | |
CN100444340C (en) | Manufacturing method of semiconductor device and semiconductor device | |
US20050250254A1 (en) | Method of manufacturing a semiconductor device and a fabrication apparatus for a semiconductor device | |
JPH0567655A (en) | Semiconductor element characteristic test device | |
EP0632496B1 (en) | Method of packaging electronic circuit components and packaged circuit arrangement | |
KR100218627B1 (en) | Packaging unifying system for semiconductor fabrication | |
US6720786B2 (en) | Lead formation, assembly strip test, and singulation system | |
US5871610A (en) | Apparatus for automatically mounting a plurality of semiconductor chips on a lead frame | |
US6787374B2 (en) | Semiconductor device manufacturing method and semiconductor device sorting system to be used with the same | |
KR200288284Y1 (en) | Semiconductor Package Packing System | |
JP2752741B2 (en) | Method for manufacturing semiconductor device | |
US6521468B1 (en) | Lead formation, assembly strip test and singulation method | |
KR100362364B1 (en) | In-Line system for operating ball-mounting and marking in manufacturing process of semiconductor | |
KR0117627Y1 (en) | Cam floater for fabricating semiconductor equipment | |
JPS61101034A (en) | Manufacturing system of semiconductor device | |
KR0126333Y1 (en) | Semiconductor package transferring device | |
JP3126854B2 (en) | Mounting method of mounting circuit and mounting circuit | |
JP3803285B2 (en) | Semiconductor device lead electrode cutting apparatus and method | |
KR100257982B1 (en) | Wafer mounter having function for attaching barcode label of wafer identification number | |
JPH0817195B2 (en) | Method for manufacturing hoop-shaped electronic component assembly | |
KR0123314Y1 (en) | Double forming device of semiconductor device | |
JP2639953B2 (en) | Semiconductor manufacturing equipment | |
JPS6063937A (en) | Assembling device for electronic component | |
JPH0497557A (en) | Manufacture of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120531 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20130529 Year of fee payment: 15 |
|
LAPS | Lapse due to unpaid annual fee |