KR100218366B1 - Predecoder circuit - Google Patents

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Abstract

본 발명은 프리 디코더 회로에 관한 것으로 특히, 프리 디코딩시 일정 주기의 펄스로 프리 디코더의 출력 단자를 리셋시킴으로써 2개의 프리 디코딩 신호가 동시에 인에이블되는 것을 방지하여 시스템의 동작에 대한 신뢰성을 향상시킬 수 있도록 창안한 것이다. 이러한 본 발명은 입력 신호(AY0)(AY1)를 각기 반전하는 인버터(201)(202)와, 어드레스 버퍼 인에이블 클럭(CCLK)을 입력으로 지연 및 논리 조합에 의해 제어 펄스(PCN)을 발생시키는 디코딩 제어 블록(220)과, 상기 인버터(201) (202)의 출력 신호(/AY0)(/AY1) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(203)와, 입력 신호(AY0), 상기 인버터(202)의 출력 신호(/AY1) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(204)와, 입력 신호(AY1), 상기 인버터(201)의 출력 신호(/AY0) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(205)와, 상기 입력 신호(AY0) (AY1) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(206)와, 상기 낸드 게이트(203..206)의 출력 신호를 각기 반전하여 출력 신호(PY0..PY3)를 발생시키는 인버터(207..210)로 구성된다.The present invention relates to a pre-decoder circuit, and in particular, by resetting the output terminal of the pre-decoder with a predetermined period of pulses during pre-decoding, it is possible to prevent two pre-decoded signals from being enabled at the same time, thereby improving reliability of the operation of the system. It was created to be. The present invention generates the control pulse PCN by delay and logic combination with the inverters 201 and 202 respectively inverting the input signals AY0 and AY1 and the address buffer enable clock CCLK. A NAND gate 203 for outputting a decoding control block 220, an output signal / AY0 (/ AY1) of the inverter 201, 202 and an output pulse PCN of the decoding control block 220; A NAND gate 204 for outputting an input signal AY0, an output signal / AY1 of the inverter 202, and an output pulse PCN of the decoding control block 220, an input signal AY1, and the inverter ( NAND gate 205 for outputting the output signal / AY0 of the signal 201 and the output pulse PCN of the decoding control block 220, and the output of the input signal AY0 (AY1) and the decoding control block 220. An NAND gate 206 for NAND pulses PCN and an inverter 207 for inverting the output signals of the NAND gates 203..206 to generate an output signal PY0..PY3 ..210).

Description

프리 디코더 회로Predecoder circuit

본 발명은 프리 디코더(Pre-Decoder)에 관한 것으로 특히, 2개의 프리 디코딩 신호가 동시에 인에이블되지 않도록 하는 프리 디코더 회로에 관한 것이다.The present invention relates to a pre-decoder, and more particularly, to a pre-decoder circuit that prevents two pre-decoded signals from being enabled at the same time.

도1 은 종래의 프리 디코더의 회로도로서 이에 도시된 바와 같이, 입력 신호(AY0)를 반전하는 인버터(101)와, 입력 신호(AY1)를 반전하는 인버터(102)와, 상기 인버터(101)(102)의 출력 신호(/AY0)(/AY1)를 낸딩하는 낸드 게이트(103)와, 입력 신호(AY0)와 상기 인버터(102)의 출력 신호(/AY1)를 낸딩하는 낸드 게이트(104)와, 입력 신호(AY1)와 상기 인버터(101)의 출력 신호(/AY0)를 낸딩하는 낸드 게이트(105)와, 상기 입력 신호(AY0)(AY1)를 낸딩하는 낸드 게이트(106)와, 상기 낸드 게이트(103..106)의 출력 신호를 각기 반전하여 출력 신호(PY0..PY3)를 발생시키는 인버터(107..110)로 구성된다.1 is a circuit diagram of a conventional predecoder, as shown therein, an inverter 101 for inverting an input signal AY0, an inverter 102 for inverting an input signal AY1, and an inverter 101 ( A NAND gate 103 for outputting the output signal / AY0 (/ AY1) of the 102, an NAND gate 104 for outputting the input signal AY0 and the output signal / AY1 of the inverter 102, and And a NAND gate 105 to NAND an input signal AY1 and an output signal / AY0 of the inverter 101, a NAND gate 106 to NAND the input signal AY0, AY1, and the NAND. And an inverter 107..110 for inverting the output signals of the gates 103..106 to generate the output signals PY0..PY3.

상기 입력 신호(AY0)(AY1)는 어드레스 버퍼 인에이블 클럭(CCLK)이 하이로 천이할 때 어드레스 버퍼(도면 미도시)에서 발생하는 신호이다.The input signals AY0 and AY1 are signals generated in an address buffer (not shown) when the address buffer enable clock CCLK transitions high.

이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the prior art as follows.

도2 의 (a)와 같은 어드레스 버퍼 인에이블 클럭(CCLK)이 하이로 천이할 때 어드레스 버퍼(도면 미도시)는 출력 신호(AY0)(AY1)를 '00,01,10,11'과 같은 4가지 상태중 하나로 발생시키게 되고 상기 신호(AY0)(AY1)는 인버터(101)(102)에서 각기 반전되어진다.When the address buffer enable clock CCLK as shown in FIG. 2A transitions high, the address buffer (not shown) causes the output signal AY0 (AY1) to be equal to '00, 01,10,11 '. It is generated in one of four states and the signals AY0 (AY1) are inverted in the inverters 101 and 102, respectively.

이 후, 낸드 게이트(103..106)는 입력 신호(AY0)(AY1)와 인버터(101)(102)의 출력 신호(/AY0)(/AY1)중 2개의 신호를 각기 조합하며 그 낸드 게이트(103..106)의 출력 신호는 인버터(107..110)에서 각기 반전되는데, 상기 4개의 낸드 게이트(102..106)의 출력 신호중 하나의 신호만이 로우로 출력되므로 최종적으로 4개의 신호(PY0..PY3)중 하나의 신호만이 하이로 출력되어진다.Thereafter, the NAND gate 103..106 combines two signals of the input signal AY0 (AY1) and the output signal / AY0 (/ AY1) of the inverters 101 and 102, respectively, and the NAND gate thereof. The output signals of (103..106) are inverted in the inverters (107..110), respectively, and only one of the output signals of the four NAND gates (102..106) is outputted low, resulting in four signals. Only one signal of (PY0..PY3) is output high.

이러한 동작은 어드레스 버퍼(도면 미도시)에서의 출력 신호(AY0)(AY1)의 레벨에 따라 결정되며 이는 도3 의 표와 같다.This operation is determined according to the level of the output signal AY0 (AY1) in the address buffer (not shown), as shown in the table of FIG.

예를 들어, 입력 신호(AY0)(AY1)가 모두 '0'인 경우에서 디코딩 신호(PY0..PY3)를 출력한 후 입력 신호(AY0)(AY1)가 모두 '1'로 천이되는 경우를 설명하면 다음과 같다.For example, when the input signals AY0 (AY1) are all '0' and the decoding signals PY0..PY3 are output, the input signals AY0 (AY1) are all transitioned to '1'. The explanation is as follows.

입력 신호(AY0)(AY1)가 모두 '0'로 입력되면 인버터(101)(102)의 출력 신호(/AY0) (/AY1)는 '1'이 되므로 낸드 게이트(103)의 출력 신호(103)는 하이가 되어 인버터(107)의 출력 신호(PY0)가 '1'이 되고 상기 '0'인 입력 신호(AY0)(AY1)중 하나라로 입력된 낸드 게이트(104)(105)(106)의 출력 신호는 모두 '1'이 되어 인버터(108) (109)(110)의 출력 신호(PY1)(PY2)(PY3)는 모두 '0'이 된다.When the input signals AY0 and AY1 are all input as '0', the output signal 103 of the inverters 101 and 102 becomes / 1 and thus the output signal 103 of the NAND gate 103. ) Becomes high so that the output signal PY0 of the inverter 107 becomes '1' and the NAND gates 104, 105 and 106 inputted to one of the input signals AY0 and AY1 that are '0'. The output signals of are all '1' and the output signals PY1, PY2 and PY3 of the inverters 108, 109 and 110 are all '0'.

이 후, 입력 신호(AY0)(AY1)가 모두 '1'이 되면 낸드 게이트(106)의 출력 신호만이 로우가 되어 인버터(110)에서 하이인 디코딩 신호(PY3)가 발생하게 된다.After that, when the input signals AY0 and AY1 are all set to '1', only the output signal of the NAND gate 106 becomes low, and the decoding signal PY3 that is high in the inverter 110 is generated.

그러나, 이러한 종래의 기술은 입력 신호(AY0)(AY1)중 하나라도 '0'인 상태에서 입력 신호(AY0)(AY1)가 모두 '1'로 천이되는 경우 인버터의 지연에 의해 도2 의 파형도에 도시된 바와 같이 이전의 디코딩 신호와 겹치는 구간이 발생함으로 오동작 또는 처리 속도의 지연이 발생하는 단점이 있다.However, this conventional technique uses the waveform of FIG. 2 due to the delay of the inverter when all of the input signals AY0 (AY1) transition to '1' while any one of the input signals AY0 (AY1) is '0'. As shown in FIG. 3, a section overlapping with a previous decoded signal is generated, which causes a malfunction or a delay in processing speed.

특히, 클럭에 의해 동작하는 Synchronous DRAM 과 같은 경우에는 2개의 디코딩 신호가 동시에 동작하여 데이터를 손상시키는 단점이 있다.In particular, in the case of a synchronous DRAM operated by a clock, two decoded signals operate at the same time, thereby damaging data.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 프리 디코딩시 일정 주기의 펄스로 프리 디코더의 출력 단자를 리셋시킴에 의해 2개의 디코딩 신호가 동시에 인에이블되는 것을 방지함으로써 시스템의 동작에 대한 신뢰성을 향상시킬 수 있도록 창안한 프리 디코더 회로를 제공함에 목적이 있다.Accordingly, the present invention improves the reliability of the operation of the system by preventing the two decoding signals from being enabled at the same time by resetting the output terminal of the pre decoder with a pulse of a certain period during the pre decoding to improve the conventional problem. It is an object of the present invention to provide a predecoder circuit invented so that it can be done.

도1은 종래의 프리 디코더 회로도.1 is a conventional free decoder circuit diagram.

도2는 도 1에 있어서의 타이밍도.2 is a timing diagram in FIG. 1;

도3은 도 1에서 입력 신호에 따른 디코딩 신호의 레벨을 보인 표.FIG. 3 is a table showing levels of decoded signals according to input signals in FIG. 1. FIG.

도4는 본 발명에 따른 프리 디코더 회로도.4 is a predecoder circuit diagram according to the present invention;

도5는 도 4에서 디코딩 제어 블록의 회로도.5 is a circuit diagram of a decoding control block in FIG.

도6 및 도 7은 도 5에서 지연기의 회로도.6 and 7 are circuit diagrams of the retarder in FIG.

도8은 도 4에서의 타이밍도.8 is a timing diagram in FIG. 4;

도9는 도 5에서의 타이밍도.9 is a timing diagram in FIG. 5;

* 도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

201,202,207..210,231..233,255,261,262,271..274 : 인버터201,202,207..210,231..233,255,261,262,271..274: Inverter

203..206,236,243 : 낸드 게이트 220 : 디코딩 제어 블록203..206,236,243: NAND gate 220: decoding control block

230 : 펄스 발생부 234,235,263,275,276 : 콘덴서230: pulse generator 234,235,263,275,276: capacitor

240,250 : 펄스 확장부 241,242,251,252,254 : 지연기240,250: Pulse expansion unit 241,242,251,252,254: Delay

253 : 노아 게이트253: Noah Gate

본 발명은 상기의 목적을 달성하기 위하여 2개의 신호를 입력으로 디코딩하여 4개의 디코딩 신호중 하나를 인에이블시키는 디코딩 블럭과, 이 디코딩 블럭에서 2개의 디코딩 신호가 동시에 인에이블되는 것을 방지하도록 어드레스 버퍼 인에이블 클럭을 입력으로 소정 시간 지연 및 논리 조합하여 제어 펄스를 출력하는 디코딩 제어 블록을 포함하여 구성한 것을 특징으로 한다.In order to achieve the above object, the present invention provides a decoding block that decodes two signals as inputs to enable one of four decoded signals, and an address buffer in to prevent two decoded signals from being simultaneously enabled in the decoded block. And a decoding control block for outputting a control pulse by a predetermined time delay and logic combination as an input of the enable clock.

상기 디코딩 제어 블록은 어드레스 버퍼 인에이블 클럭을 입력으로 기준 펄스를 발생시키는 펄스 발생부와, 이 펄스 발생부의 출력 펄스를 소정 시간 지연 및 논리 조합하여 펄스폭이 확장된 펄스를 출력하는 제1 펄스 확장부와, 이 제1 펄스 확장부의 출력 펄스를 입력으로 소정 시간 지연 및 논리 조합하여 펄스폭이 확장된 제어 펄스를 출력하는 제2 펄스 확장부로 구성함을 특징으로 한다.The decoding control block may include: a pulse generator for generating a reference pulse as an input of an address buffer enable clock; and a first pulse extension for outputting a pulse having an extended pulse width by combining the output pulse of the pulse generator with a predetermined time delay and logic. And a second pulse expander for outputting a control pulse having a pulse width extended by a predetermined time delay and a logical combination as an input of the output pulse of the first pulse expander.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도4 는 본 발명의 실시예를 보인 회로도로서 이에 도시한 바와 같이, 입력 신호(AY0)(AY1)를 각기 반전하는 인버터(201)(202)와, 어드레스 버퍼 인에이블 클럭(CCLK)을 입력으로 지연 및 논리 조합에 의해 제어 펄스(PCN)을 발생시키는 디코딩 제어 블록(220)과, 상기 인버터(201)(202)의 출력 신호(/AY0)(/AY1) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(203)와, 입력 신호(AY0), 상기 인버터(202)의 출력 신호(/AY1) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(204)와, 입력 신호(AY1), 상기 인버터(201)의 출력 신호(/AY0) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(205)와, 상기 입력 신호(AY0)(AY1) 및 디코딩 제어 블록(220)의 출력 펄스(PCN)를 낸딩하는 낸드 게이트(206)와, 상기 낸드 게이트(203..206)의 출력 신호를 각기 반전하여 출력 신호(PY0..PY3)를 발생시키는 인버터(207..210)로 구성한다.Fig. 4 is a circuit diagram showing an embodiment of the present invention, as shown here. Inverters 201 and 202 for inverting the input signals AY0 and AY1, respectively, and an address buffer enable clock CCLK are input. A decoding control block 220 for generating a control pulse PCN by a delay and logic combination, and an output signal / AY0 (/ AY1) and decoding control block 220 of the inverters 201 and 202. NAND gate 203 for NAND pulses PCN, an input signal AY0, an output signal / AY1 of the inverter 202, and a NAND gate for NAND output pulses PCN of the decoding control block 220 204, an NAND gate 205 for outputting an input signal AY1, an output signal / AY0 of the inverter 201, and an output pulse PCN of the decoding control block 220, and the input signal ( AY0) (AY1) and a NAND gate 206 for outputting the output pulse PCN of the decoding control block 220, and an output signal of the NAND gate 203..206, respectively. It will be composed of the inverter (207..210) to generate an output signal (PY0..PY3).

상기 디코딩 제어 블록(220)은 도5 의 회로도에 도시한 바와 같이, 어드레스 버퍼 인에이블 클럭(CCLK)의 상승 에지를 감지하여 기준 펄스(Pref)를 발생시키는 펄스 발생부(230)와, 이 펄스 발생부(230)의 출력 펄스(Pref)를 소정 시간 지연하여 논리 조합함에 의해 펄스폭이 확장된 펄스(PW1)를 출력하는 제1 펄스 확장부(240)와, 이 제1 펄스 확장부(240)의 출력 펄스(PW1)를 소정 시간 지연하여 논리 조합함에 의해 펄스폭이 확장된 제어 펄스(PCN)을 출력하는 제2 펄스 확장부(250)로 구성한다.As shown in the circuit diagram of FIG. 5, the decoding control block 220 detects the rising edge of the address buffer enable clock CCLK to generate a reference pulse Pref, and the pulse generator 230. A first pulse expander 240 for outputting a pulse PW1 having an extended pulse width by logically combining the output pulse Pref of the generator 230 with a predetermined time delay, and the first pulse extender 240 And a second pulse extension unit 250 for outputting the control pulse PCN of which the pulse width is extended by logically combining the output pulse PW1 of the predetermined time delay.

상기 펄스 발생부(230)는 어드레스 버퍼 인에이블 클럭(CCLK)을 순차적으로 지연하는 인버터(231..233)와, 상기 인버터(231)(232)의 출력 신호의 레벨을 유지하는 콘덴서(234)(235)와, 상기 클럭(CCLK)과 상기 인버터(233)의 출력 신호를 낸딩하여 기준 펄스(Pref)를 발생시키는 낸드 게이트(236)로 구성한다.The pulse generator 230 may include an inverter 231.. 233 that sequentially delays the address buffer enable clock CCLK, and a capacitor 234 that maintains the level of an output signal of the inverter 231, 232. 235 and a NAND gate 236 for generating a reference pulse Pref by NAND output signals of the clock CCLK and the inverter 233.

상기 제1 펄스 확장부(240)는 펄스 발생부(230)의 출력 펄스(Pref)를 소정 시간 지연하는 지연기(241)와, 이 지연기(241)의 지연 펄스를 소정 시간 지연하는 지연기(242)와, 상기 펄스 발생부(230)의 출력 펄스(Pref) 및 상기 지연기(241)(242)의 지연 펄스(DP1)(DP2)를 낸딩하여 제1 확장 펄스(PW)를 발생시키는 낸드 게이트(243)로 구성한다.The first pulse extension unit 240 includes a delay unit 241 for delaying the output pulse Pref of the pulse generator 230 for a predetermined time and a delay unit for delaying the delay pulse of the delay unit 241 for a predetermined time. 242 and output pulses Pref of the pulse generator 230 and delay pulses DP1 and DP2 of the delayers 241 and 242 to generate a first extended pulse PW. A NAND gate 243 is formed.

상기 지연기(241)(242)는 도6 의 회로도에 도시한 바와 같이, 입력 펄스를 순차적으로 반전하는 인버터(261)(262)와, 상기 인버터(261)의 출력 신호의 레벨을 유지하는 콘덴서(263)로 각기 구성한다.As shown in the circuit diagram of Fig. 6, the retarders 241 and 242 are inverters 261 and 262 which sequentially invert input pulses, and capacitors which maintain the level of the output signal of the inverter 261. It consists of 263 each.

상기 제2 펄스 확장부(250)는 제1 펄스 확장부(240)의 출력 펄스(PW)를 소정 시간 지연하는 지연기(251)와, 이 지연기(251)의 지연 펄스(DPW1)를 소정 시간 지연하는 지연기(252)와, 상기 제1 펄스 확장부(240)의 출력 펄스(PW) 및 지연기(251)(252)의 지연 펄스(DPW1)(DPW2)를 노아링하는 노아 게이트(253)와, 이 노아 게이트(253)의 출력 신호를 소정 시간 지연하는 지연기(254)와, 이 지연기(254)의 출력 신호를 반전하여 제어 펄스(PCN)를 출력하는 인버터(255)로 구성한다.The second pulse extender 250 delays the output pulse PW of the first pulse extender 240 by a predetermined time and a delay pulse DPW1 of the delay 251 by a predetermined time. Noah gate for noarizing the delay delay 252 and the output pulse PW of the first pulse expansion unit 240 and the delay pulses DPW1 and DPW2 of the delayers 251 and 252. 253, a delay unit 254 for delaying the output signal of the NOR gate 253 by a predetermined time, and an inverter 255 for inverting the output signal of the delay unit 254 and outputting a control pulse PCN. Configure.

상기 지연기(251)(252)(254)는 도7 의 회로도에 도시한 바와 같이, 입력 펄스를 순차적으로 반전하는 인버터(271)(272)(273)(274)와, 상기 제1,제3 인버터(271)(273)의 출력 신호의 레벨을 유지하는 콘덴서(275)(276)로 구성한다.The delayers 251, 252, and 254 are inverters 271, 272, 273, and 274 that sequentially invert input pulses as shown in the circuit diagram of FIG. 7. It consists of the capacitor | condenser 275 and 276 which hold | maintain the level of the output signal of 3 inverters 271 and 273. As shown in FIG.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.

본 발명의 실시예에 대한 동작 과정을 입력 신호(AY0)(AY1)가 모두 '0'인 상태에서 '1'인 상태로 천이되는 경우를 예를 들어 설명하면 다음과 같다.An operation process of an embodiment of the present invention will be described with reference to the case where the input signals AY0 (AY1) are all transitioned from '0' to '1' as an example.

도8 (a)와 같은 어드레스 버퍼 인에이블 클럭(CCLK)이 '1'로 천이되면 상기 '1'인 클럭(CCLK)이 입력된 디코딩 제어 블록(220)는 소정 시간이 경과한 후 제어 클럭(PCN)을 '1'로 출력하게 된다.When the address buffer enable clock CCLK as shown in FIG. 8 (a) is shifted to '1', the decoding control block 220 in which the clock CCLK having '1' is input is inputted after the predetermined time has elapsed. PCN) is output as '1'.

이때, 어드레스 버퍼(도면 미도시)에서의 출력 신호(AY0)(AY1)가 '0'으로 입력되면 인버터(201)(202)의 출력 신호(/AY0) (/AY1)는 모두 '1'이 된다.At this time, when the output signal (AY0) (AY1) in the address buffer (not shown) is input as '0', the output signals (/ AY0) (/ AY1) of the inverters 201 and 202 are all '1'. do.

이에 따라, '1'인 인버터(201)(202)의 출력 신호(/AY0)(/AY1) 및 '1'인 디코딩 제어 블록(220)의 출력 펄스(PCN)를 입력으로 하는 낸드 게이트(203)의 출력 신호가 로우가 되어 인버터(207)를 통해 도8 (g)와 같이 디코딩 신호(PY0)가 '1'로 출력되어진다.Accordingly, the NAND gate 203 which receives the output signal / AY0 (/ AY1) of the inverter 201 and 202 which is '1' and the output pulse PCN of the decoding control block 220 which is '1' as an input. ), The output signal is low, and the decoding signal PY0 is output as '1' through the inverter 207 as shown in FIG.

그리고, '0'인 입력 신호(AY0)(AY1)가 하나라도 입력된 낸드 게이트(204..206)의 출력 신호가 모두 '1'이므로 인버터(208..210)에서의 디코딩 신호(PY1..PY2)는 모두 '0'으로 출력되어진다.Since the output signals of the NAND gates 204..206 inputted with at least one input signal AY0 (AY1) that are '0' are all '1', the decoding signal PY1 of the inverter 208..210. .PY2) are all output as '0'.

이 후, 디코딩 신호(PY0)가 '1'인 상태에서 다음의 어드레스 버퍼 인에이블 클럭(CCLK)이 '1'로 입력되며 이전 클럭(CCLK)에 의한 디코딩 제어 블록(220)에서의 제어 펄스(PCN)가 도8 의 (f)와 같이 '0'가 된다.After that, in the state where the decoding signal PY0 is '1', the next address buffer enable clock CCLK is input to '1', and the control pulse of the decoding control block 220 by the previous clock CCLK is controlled. PCN) becomes '0' as shown in FIG.

이에 따라, '0'인 제어 펄스(PCN)가 낸드 게이트(203..206)에 모두 입력되므로 디코딩 신호(PY0)뿐만 아니라 다른 디코딩 신호(PY1..PY2)도 모두 '0'인 상태가 된다.Accordingly, since the control pulse PCN having a value of '0' is all input to the NAND gate 203..206, not only the decoding signal PY0 but also the other decoding signals PY1..PY2 are all '0'. .

이 후, 다시 '1'인 어드레스 버퍼 인에이블 클럭(CCLK)이 입력된 디코딩 제어 블록(220)에서의 제어 펄스(PCN)가 '1'이 되고 소정 시간이 경과하면 어드레스 버퍼(도면 미도시)에서의 출력 신호(AY0)(AY1)가 '1'로 입력되어 인버터(201)(202)에서 '0'인 신호(/AY0)(/AY1)가 출력되어진다.Thereafter, when the control pulse PCN of the decoding control block 220 to which the address buffer enable clock CCLK, which is '1' is input, becomes '1' and a predetermined time elapses, the address buffer (not shown). The output signal (AY0) (AY1) at is inputted as '1' and the signal / AY0 (/ AY1) which is '0' is output from the inverters 201 and 202.

이에 따라, '1'인 입력 신호(AY0)(AY1) 및 '1'인 제어 펄스(PCN)이 입력된 낸드 게이트(206)의 출력 신호가 '0'이 되어 인버터(210)에서 도8 (h)와 같이 '1'인 디코딩 신호(PY3)가 출력되어진다.Accordingly, the output signal of the NAND gate 206 to which the input signal AY0 (AY1) '1' and the control pulse PCN '1' are inputted becomes '0' so that the inverter 210 outputs the signal shown in FIG. As shown in h), a decoding signal PY3 of '1' is output.

그리고, 인버터(201)(202)에서의 '0'인 출력 신호(/AY0)(/AY1)가 하나라도 입력된 낸드 게이트(203..205)의 출력 신호는 모두 '1'이 되므로 인버터(207..209)에서의 디코딩 신호(PY0..PY2)는 모두 '0'인 상태가 된다.In addition, since the output signals of the NAND gates 203..205 inputted with at least one output signal / AY0 (/ AY1) that are '0' in the inverters 201 and 202 are all '1', the inverter ( Decoded signals PY0..PY2 in 207..209 all become '0'.

이 후, 디코딩 제어 블록(220)에서의 제어 펄스(PCN)가 '0'이 되면 낸드 게이트(203.. 206)의 출력 신호가 모두 '1'이 되어 인버터(207..210)에서의 디코딩 신호(PY0.. PY3)는 모두 '0'으로 출력되어진다.Thereafter, when the control pulse PCN in the decoding control block 220 becomes '0', the output signals of the NAND gates 203 .. 206 are all '1', and the decoding in the inverter 207..210 is performed. The signals PY0 .. PY3 are all output as '0'.

즉, 입력 신호(AY0)(AY1)의 레벨이 변하는 경우에도 제어 펄스(PCN)에 의해 모든 디코딩 신호(PY0..PY3)가 소정 시간동안 '0'인 상태로 되므로 2개의 디코딩 신호가 동시에 동작하는 경우가 없어 1/4 디코딩 동작에서의 오동작을 방지한다.That is, even when the level of the input signal AY0 (AY1) changes, all the decoded signals PY0..PY3 remain '0' for a predetermined time by the control pulse PCN, so the two decoded signals operate simultaneously. This prevents malfunction in the 1/4 decoding operation.

상기의 동작에서의 타이밍은 도8 에 도시한 바와 같다.The timing in the above operation is as shown in FIG.

상기와 같은 동작에서 디코딩 제어 블록(220)의 동작을 설명하면 다음과 같다.Referring to the operation of the decoding control block 220 in the above operation is as follows.

도9 (a)와 같은 소정 주기를 갖는 어드레스 버퍼 인에이블 클럭(CCLK)이 디코딩 제어 블록(220)에 입력되어 소정폭으로 '1'이 되면 펄스 발생부(230)는 낸드 게이트(236)가 '1'인 상기 클럭(CCLK)과 '1'인 지연 클럭(DCLK)을 입력으로 기준 펄스(Pref)를 '0'으로 발생시키게 된다.When the address buffer enable clock CCLK having a predetermined period as shown in FIG. 9A is input to the decoding control block 220 and becomes '1' with a predetermined width, the pulse generator 230 may generate a NAND gate 236. The reference pulse Pref is generated as '0' by inputting the clock CCLK of '1' and the delayed clock DCLK of '1'.

이때, 펄스 발생부(230)는 인버터(231..233)가 '1'인 어드레스 버퍼 인에이블 클럭(CCLK)을 순차적으로 지연하여 도9 (b)와 같이 상기 클럭(CCLK)이 소정 시간 지연, 반전된 클럭(DCLK)을 낸드 게이트(236)의 일측 입력단자에 인가하게 된다.At this time, the pulse generator 230 sequentially delays the address buffer enable clock CCLK in which the inverters 231.. 233 are '1', so that the clock CCLK is delayed by a predetermined time as shown in FIG. The inverted clock DCLK is applied to one input terminal of the NAND gate 236.

이에 따라, 펄스 발생부(230)는 도9 (c)와 같은 소정 시간동안 로우인 기준 펄스(Pref)를 출력하게 된다.Accordingly, the pulse generator 230 outputs the reference pulse Pref which is low for a predetermined time as shown in FIG. 9C.

상기에서 인버터(231)(232)의 출력 단자에 콘덴서(234)(235)를 각기 접속시킴에 의해 지연 시간을 조정할 수 있다.The delay time can be adjusted by connecting the capacitors 234 and 235 to the output terminals of the inverters 231 and 232, respectively.

그리고, 펄스 발생부(230)의 출력 펄스(Pref)가 '0'으로 되면 펄스 확장부(240)는 낸드 게이트(243)의 출력 펄스(PW)가 '1'로 천이되고 상기 '1'인 펄스(PW)를 입력받은 펄스 확장부(250)는 노아 게이트(253)의 출력 신호(SP)가 '0'으로 된다.When the output pulse Pref of the pulse generator 230 becomes '0', the pulse expander 240 transitions the output pulse PW of the NAND gate 243 to '1' and the value '1'. In the pulse extension unit 250 receiving the pulse PW, the output signal SP of the NOR gate 253 becomes '0'.

이때, 펄스 확장부(240)는 도9 (c)와 같은 기준 펄스(Pref)를 입력으로 지연기(241)를 통해 소정 시간 지연된 펄스(DP1)를 도9 (d)와 같이 출력하고 지연기(242)가 상기 지연기(241)의 출력 펄스(DP1)를 입력으로 소정 시간 지연된 펄스(DP2)를 도9 (e)와 같이 출력하게 된다.At this time, the pulse extension unit 240 outputs the pulse DP1 delayed by a predetermined time through the delay unit 241 as a reference pulse Pref as shown in FIG. 9 (c), as shown in FIG. 9 (d). A reference signal 242 outputs the pulse DP2 delayed by a predetermined time by inputting the output pulse DP1 of the delayer 241 as shown in FIG. 9E.

이에 따라, 펄스 확장부(240)는 낸드 게이트(243)가 펄스 발생부(230)의 출력 펄스(Pref), 지연기(241)(242)의 출력 펄스(DP1)(DP2)를 '0'으로 순차적으로 인가받음에 의해 도9 (f)와 같이 펄스폭이 확장된 펄스(PW)를 소정 시간동안 '1'로 출력하게 된다.Accordingly, in the pulse extension unit 240, the NAND gate 243 sets the output pulses Pref of the pulse generator 230 and the output pulses DP1 and DP2 of the delay units 241 and 242 to '0'. As a result, the pulse PW having the extended pulse width is output as '1' for a predetermined time as shown in FIG. 9 (f).

즉, 펄스 확장부(240)는 펄스 발생부(230)의 출력 펄스(Pref)를 입력으로 소정폭으로 확장된 펄스(PW)를 '1'로 출력하게 된다.That is, the pulse expander 240 outputs the pulse PW extended to a predetermined width as '1' by inputting the output pulse Pref of the pulse generator 230.

상기에서 지연기(241)(242)는 도6 의 회로도와 구성되어 입력 신호(In)는 인버터(261)(262)에서 순차적으로 지연하는데, 상기 인버터(261)의 출력 신호에 의해 콘덴서(263)가 소정 레벨로 충전되는 동안 상기 인버터(262)의 출력 신호의 레벨을 이전 레벨로 유지함으로써 지연 시간을 조정할 수 있다.In this case, the delay units 241 and 242 are configured in the circuit diagram of FIG. 6 so that the input signals In are sequentially delayed by the inverters 261 and 262. The capacitors 263 are outputted by the output signal of the inverter 261. The delay time can be adjusted by keeping the level of the output signal of the inverter 262 at the previous level while is charged to a predetermined level.

또한, 펄스 확장부(250)는 노아 게이트(253)가 펄스 확장부(240)의 출력 펄스(PW)가 '1'이 되는 시점에서 출력 펄스(SP)를 '0'으로 출력하며 동시에In addition, the pulse expander 250 outputs the output pulse SP as '0' at the time when the NOR gate 253 becomes the output pulse PW of the pulse extender 240 at '1'.

지연기(251)(252)를 순차 통해 상기 출력 펄스(PW)를 지연하게 된다.Delays 251 and 252 sequentially delay the output pulse PW.

이때, 지연기(251)는 펄스 확장부(240)의 출력 펄스(PW)를 입력으로 소정 시간을 지연하여 도9 (g)와 같은 펄스(DPW1)를 '1'로 출력하고 지연기(252)는 상기 펄스(DPW2)를 입력으로 소정 시간을 지연하여 도9 (h)와 같은 펄스(DPW2)를 '1'로 출력하게 된다.At this time, the delay unit 251 delays the predetermined time by inputting the output pulse PW of the pulse extension unit 240 and outputs the pulse DPW1 as shown in FIG. 9 (g) as '1' and delay unit 252. ) Delays a predetermined time by inputting the pulse DPW2 and outputs a pulse DPW2 as shown in FIG. 9 (h) as '1'.

이에 따라, 펄스 확장부(250)는 노아 게이트(253)가 펄스 확장부(240)의 출력 펄스(PW), 지연기(251)(252)의 출력 펄스(DPW1)(DPW2)가 '1'인 동안 도9 (i)와 같이 펄스(SP)를 '0'으로 출력하며 지연기(254)가 상기 노아 게이트(253)의 출력 펄스(SP)를 소정 시간 지연함에 의해 인버터(255)를 통해 반전하여 도9 (j)와 같이 제어 펄스(PCN)를 소정 시간동안 '1'로 출력하게 된다.Accordingly, in the pulse extension unit 250, the NOR gate 253 outputs the output pulse PW of the pulse extension unit 240, and the output pulses DPW1 and DPW2 of the delay units 251 and 252 are '1'. 9 (i) while outputting the pulse SP as '0' and the delay 254 through the inverter 255 by delaying the output pulse SP of the Noah gate 253 for a predetermined time. Inverting, the control pulse PCN is output as '1' for a predetermined time as shown in FIG. 9 (j).

따라서, 디코딩 제어 블록(220)의 출력 펄스(PCN)에 의해 입력 신호의 레벨이 천이되는 시점에서 낸드 게이트(203.. 204)의 출력 신호를 모두 '1'이 되도록 하여 디코딩 신호(PY0..PY3)가 '0'이 되도록 한다.Therefore, when the level of the input signal is shifted by the output pulse PCN of the decoding control block 220, the output signals of the NAND gates 203.. PY3) is set to '0'.

상기에서 지연기(251)(252)(254)는 도7 과 같이 구성되어 입력 신호(In)를 인버터(271..274)에서 순차적으로 지연하는데, 상기 인버터(271)(273의 출력 신호에 의해 콘덴서(275)(276)가 소정 레벨로 충전되는 동안 상기 인버터(272)(274)의 출력 신호의 레벨을 이전 레벨로 유지함으로써 지연 시간을 조정할 수 있다.The delayers 251, 252, and 254 are configured as shown in FIG. 7 to sequentially delay the input signal In from the inverters 271.. 274, and to the output signals of the inverters 271 and 273. The delay time can be adjusted by keeping the level of the output signal of the inverters 272 and 274 at the previous level while the capacitors 275 and 276 are charged to a predetermined level.

즉, 제어 펄스(PCN)는 어드레스 버퍼 인에이블 클럭(CCLK)의 펄스폭보다 짧은 펄스(Pref)를 기준으로 이 펄스(Pref)를 확장시켜 일정한 주기를 갖는 펄스로 발생시킴에 의해 디코딩 신호(PY0..PY3))들이 상기 펄스(PCN)의 폭 이상은 '1'인 상태가 되지 않도록 방지하여 그리치(glitch) 발생을 방지시키게 된다.That is, the control pulse PCN extends the pulse Pref based on a pulse Pref shorter than the pulse width of the address buffer enable clock CCLK and generates a pulse having a predetermined period, thereby causing the decoding signal PY0 to occur. ... PY3) prevents the occurrence of glitches by preventing the pulse PCN from becoming wider than the width of the pulse PCN.

상기에서 상세히 설명한 바와 같이 본 발명은 프리 디코딩시 일정 주기의 펄스로 프리 디코더의 출력 단자를 리셋시킴으로써 2개의 프리 디코딩 신호가 동시에 인에이블되는 것을 방지하여 시스템의 동작에 대한 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention can improve the reliability of the operation of the system by preventing two pre-decoded signals from being enabled at the same time by resetting the output terminal of the pre-decoder with a pulse of a certain period during pre-decoding. There is.

특히, 클럭에 의해 동작되는 Synchronous DRAM 에서 2개의 디코더가 동시에 인에이블되어 데이터가 손상되는 것을 방지한다.In particular, in a synchronous DRAM operated by a clock, two decoders are simultaneously enabled to prevent data corruption.

Claims (7)

입력 신호(AY0)(AY1)의 반전 신호(/AY0)(/AY1)를 각기 출력하는 인버터(201)(202)와, 제어 펄스(PCN)와 상기 출력 신호(/AY0)(/AY1)를 낸딩하는 낸드 게이트(203)와, 입력 신호(AY0), 상기 출력 신호(/AY1) 및 제어 펄스(PCN)를 낸딩하는 낸드 게이트(204)와, 입력 신호(AY1), 상기 출력 신호(/AY0) 및 제어 펄스(PCN)를 낸딩하는 낸드 게이트(205)와, 상기 입력 신호(AY0)(AY1) 및 제어 펄스(PCN)를 낸딩하는 낸드 게이트(206)와, 상기 낸드 게이트(203..206)의 출력 신호를 각기 반전하여 디코딩 신호(PY0..PY3)를 출력하는 인버터(207..210)와, 어드레스 버퍼 인에이블 클럭(CCLK)을 입력으로 일정 주기의 제어 펄스(PCN)을 발생시키는 디코딩 제어 블록(220)으로 구성한 것을 특징으로 하는 프리 디코더 회로.Inverters 201 and 202 which respectively output the inverted signal / AY0 (/ AY1) of the input signal AY0 (AY1), the control pulse PCN and the output signal / AY0 (/ AY1) NAND gate 203 to NAND, NAND gate 204 to NAND input signal AY0, output signal / AY1 and control pulse PCN, input signal AY1, output signal / AY0 ) And a NAND gate 205 to NAND control pulse PCN, a NAND gate 206 to NAND the input signal AY0 (AY1) and a control pulse PCN, and the NAND gate 203..206 Inverting the output signal of the C1) outputs the decoded signal PY0..PY3 and outputs the control pulse PCN of a predetermined period through the input of the address buffer enable clock CCLK. A predecoder circuit comprising a decoding control block (220). 제1항에 있어서, 디코딩 제어 블록(220)은 어드레스 버퍼 인에이블 클럭(CCLK)의 상승 에지를 감지하여 기준 펄스(Pref)를 발생시키는 펄스 발생부(230)와, 이 펄스 발생부(230)의 출력 펄스(Pref)를 입력으로 펄스폭이 확장된 펄스(PW)를 출력하는 제1 펄스 확장부(240)와, 이 제1 펄스 확장부(240)의 출력 펄스(PW)를 입력으로 펄스폭이 확장된 제어 펄스(PCN)를 출력하는 제2 펄스 확장부(250)로 구성한 것을 특징으로 하는 프리 디코더 회로.The decoding control block 220 of claim 1, wherein the decoding control block 220 detects the rising edge of the address buffer enable clock CCLK to generate a reference pulse Pref, and the pulse generator 230 A first pulse extension 240 for outputting a pulse PW of which the pulse width is extended by inputting an output pulse Pref of the pulse, and an output pulse PW of the first pulse extension 240 as an input pulse. And a second pulse expander (250) for outputting a control pulse (PCN) having a wider width. 제2항에 있어서, 펄스 발생부(230)는 어드레스 버퍼 인에이블 클럭(CCLK)을 순차적으로 지연하는 인버터(231..233)와, 상기 인버터(231)(232)의 출력 단자에 접속되어 충방전하는 콘덴서(234)(235)와, 상기 클럭(CCLK)과 상기 인버터(233)의 출력 신호(DCLK)를 낸딩하여 기준 펄스(Pref)를 발생시키는 낸드 게이트(236)로 구성한 것을 특징으로 하는 프리 디코더 회로.The pulse generator 230 is connected to an inverter 231.. 233 which sequentially delays the address buffer enable clock CCLK, and an output terminal of the inverter 231, 232. And a NAND gate 236 for generating a reference pulse Pref by NAND of the discharge capacitors 234 and 235 and the clock signal CCLK and the output signal DCLK of the inverter 233. Predecoder circuit. 제2항에 있어서, 제1 펄스 확장부(240)는 펄스 발생부(230)의 기준 펄스(Pref)를 순차적으로 지연하여 펄스(DP1)(DP2)를 각기 출력하는 지연기(241)(242)와, 상기 기준 펄스(Pref) 및 지연 펄스(DP1)(DP2)를 낸딩하여 펄스(PW)를 출력하는 낸드 게이트(243)로 구성한 것을 특징으로 하는 프리 디코더 회로.The first pulse expander 240 sequentially delays the reference pulse Pref of the pulse generator 230 and outputs the pulses DP1 and DP2, respectively. And a NAND gate (243) for outputting a pulse (PW) by NAND of the reference pulse (Pref) and the delay pulse (DP1) (DP2). 제4항에 있어서, 지연기(241)(242)는 입력 펄스를 순차적으로 반전하는 인버터(261)(262)와, 상기 인버터(261)의 출력 단자에 접속되어 충방전하는 콘덴서(263)로 각기 구성한 것을 특징으로 하는 프리 디코더 회로.5. The capacitors 241 and 242 according to claim 4, wherein the retarders 241 and 242 are inverters 261 and 262 for sequentially inverting input pulses, and capacitors 263 connected to the output terminals of the inverters 261 and charged and discharged. A predecoder circuit, each configured. 제2항에 있어서, 제2 펄스 확장부(250)는 제1 펄스 확장부(240)에서의 입력 펄스(PW)를 순차적으로 지연하여 펄스(DPW1)(DPW2)를 출력하는 지연기(251)(252)와, 상기 입력 펄스(PW) 및 지연 펄스(DPW1)(DPW2)를 노아링하는 노아 게이트(253)와, 이 노아 게이트(253)의 출력 신호(SP)를 소정 시간 지연하는 지연기(254)와, 이 지연기(254)의 출력 신호를 반전하여 제어 펄스(PCN)를 출력하는 인버터(255)로 구성한 것을 특징으로 하는 프리 디코더 회로.The delay unit 251 of claim 2, wherein the second pulse extension unit 250 sequentially delays an input pulse PW of the first pulse extension unit 240 to output pulses DPW1 and DPW2. 252, a NOR gate 253 for noring the input pulses PW and delay pulses DPW1 and DPW2, and a delayer for delaying the output signal SP of the NOR gate 253 for a predetermined time. 254 and an inverter 255 for inverting the output signal of the delay unit 254 and outputting a control pulse PCN. 제6항에 있어서, 지연기(251)(252)(254)는 입력 펄스를 순차적으로 반전하는 인버터(271)(272)(273)(274)와, 상기 제1,제3 인버터(271)(273)의 출력 단자에 접속되어 충방전하는 콘덴서(275)(276)로 각기 구성한 것을 특징으로 하는 프리 디코더 회로.The inverters 251, 252, and 254 of the inverters 271, 272, 273, and 274 sequentially invert the input pulses, and the first and third inverters 271. A predecoder circuit, each of which is constituted by condensers 275 and 276 connected to an output terminal of 273 and charged and discharged.
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