KR100217367B1 - The color signal processing apparatus of digital image signal processing system - Google Patents
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Abstract
디지탈 영상신호 처리 시스템의 색신호 처리 장치에 관한 것으로, 특히 복합 영상신호의 색신호 이득조절과 색상조절의 오차보정을 최소한의 하드웨어에 의해 구현한 디지탈 영상신호 처리시스템에 있어서의 색신호 처리 장치에 관한 것이다. 상기의 색신호 처리 장치는 이득이 조절된 색신호(CGC)를 색부반송파(fsc)에 동기된 복조용 제1, 제2반송파(CR1,CR2)의 입력에 응답하여 색차신호(Er,Eb)로 복조하여 출력함과 동시에 버스트 구간(BT)에 위치된 상기 색차신호(Er,Eb)의 대응값 Ar, Ab를 연산하여 출력하는 색복조부(16)와, 상기 색차신호(Er,Eb)에 대응값 Ar, Ab를 각각 절대값으로 변환하여 이들의 합의 값으로서 상기 색차신호(Er,Eb)의 대응값 Ar, Ab를 연산하여 ACC크기의 값으로 조절된 색신호(CGC)를 상기 색복조부(16)로 공급함과 동시에 위상오차 sin, cos를 발생하는 색신호 이득 자동 조절부(14)와, 상기 색복조부(16)에서 복조된 색차신호(Er,Eb)를 상기 색신호 이득 자동 조절부(14)로부터 출력되는 위상오차 sin, cos만큼 위상천이하여 위상 보정된 색차신호(ER,EB)를 출력하는 색보정부(18)로 구성된다.The present invention relates to a color signal processing apparatus of a digital video signal processing system, and more particularly, to a color signal processing apparatus of a digital video signal processing system in which color signal gain control and color error correction of a complex video signal are implemented by using minimal hardware. The color signal processing apparatus is configured to convert the gain-adjusted color signal C GC into the color difference signals Er and Eb in response to inputs of the first and second carriers CR1 and CR2 for demodulation synchronized with the color subcarriers fsc. And a color demodulator 16 for calculating and outputting the corresponding values Ar and Ab of the color difference signals Er and Eb located in the burst section BT and demodulating and outputting the corresponding color difference signals Er and Eb. By converting the values Ar and Ab into absolute values, respectively, and calculating the corresponding values Ar and Ab of the color difference signals Er and Eb as their sum values, the color signal C GC adjusted to the ACC size value is converted into the color demodulator ( 16) and phase error sin , cos Phase error sin outputted from the color signal gain automatic adjustment unit 14 and the color signal gain Er and Eb demodulated by the color demodulation unit 16 to generate the? , cos And a color compensator 18 for outputting the color difference signals E R and E B which are phase-corrected by phase shift.
Description
제1도는 일반적인 영상신호 처리 시스템의 개괄적인 구성을 설명하기 위한 도면.1 is a view for explaining the general configuration of a general video signal processing system.
제2도는 제1도에 도시된 색신호 처리부의 개괄적인 구성도.2 is a schematic configuration diagram of the color signal processing unit shown in FIG.
제3(a)도, 제3(b)도 제3(c)도는 본 발명의 이해를 돕기 위하여 작성된 파형도로서, 영상신호의 파형과 버스트 구간의 신호 파형도.3 (a), 3 (b) and 3 (c) are waveform diagrams prepared for better understanding of the present invention, which are waveforms of a video signal and signal waveforms of a burst section.
제4도는 본 발명에 따른 디지탈 영상신호 처리 시스템의 색신호 처리 장치의 블럭도.4 is a block diagram of a color signal processing apparatus of a digital video signal processing system according to the present invention.
제5도는 제4도에 도시된 ACC(14)의 상세 회로도로서, 이는 본 발명의 제1실시예에 따른 상세 블럭도.5 is a detailed circuit diagram of the ACC 14 shown in FIG. 4, which is a detailed block diagram according to the first embodiment of the present invention.
제6도는 제5도에 도시된 ACC계수 연산부(26)의 구체 회로도.6 is a specific circuit diagram of the ACC coefficient calculating section 26 shown in FIG.
제7도는 제5도에 도시된 ACC게인 보정부(74)의 상세회로도와 인접하는 회로들간의 연결 구성도.7 is a detailed circuit diagram of the ACC gain correction unit 74 shown in FIG. 5 and a connection diagram between adjacent circuits.
제8도는 제4도에 도시된 색보정부(18)의 일실시예의 구체 회로도.FIG. 8 is a detailed circuit diagram of one embodiment of the color compensator 18 shown in FIG.
제9도는 제4도에 도시된 ACC(14)의 상세 회로도로서, 본 발명의 제2실시예에 따른 블럭도.9 is a detailed circuit diagram of the ACC 14 shown in FIG. 4, which is a block diagram according to a second embodiment of the present invention.
제10(a)도 및 제10(b)도는 제6도에 도시된 ACC크기 연산부(32)의 제2, 제3실시예에 따른 구체 회로도.10 (a) and 10 (b) are detailed circuit diagrams according to the second and third embodiments of the ACC size calculator 32 shown in FIG.
제11도는 제4도에 도시된 ACC(14)의 상세 회로도로서, 본 발명의 제3실시예에 따른 상세 블럭도이다.11 is a detailed circuit diagram of the ACC 14 shown in FIG. 4, which is a detailed block diagram according to the third embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
12 : 아나로그-디지탈 변환기 14 : 색신호 이들 자동 조절부12: analog-to-digital converter 14: color signal automatic control unit
16 : 색복조부 18 : 색보정부16: color demodulator 18: color complementary
20,22 : 디지탈-아나로그 변환기 24 : 신호 발생부20,22: digital-to-analog converter 24: signal generator
26 : ACC게수 연산부 28 : 곱셈기26: ACC calculation unit 28: multiplier
30 : 위상보정계수 32 : ACC크기 연산부30: phase correction coefficient 32: ACC size calculation unit
74 : ACC게인 보정부74: ACC gain correction unit
본 발명은 디지탈 영상신호 처리 시스템의 색신호 처리 장치에 관한 것으로, 특히 복합영상신호의 색신호 이득조절과 색상조절의 오차보정을 최소한의 하드웨어에 의해 구현한 디지탈 영상신호 처리시스템에 있어서의 색신호 처리 장치에 관한 것이다.The present invention relates to a color signal processing apparatus of a digital video signal processing system, and more particularly, to a color signal processing apparatus of a digital video signal processing system in which color signal gain control and color correction error correction of a complex video signal are implemented with minimum hardware. It is about.
통상적으로, 복합영상신호를 처리하는 영상처리 시스템은 이미 널리 알려진 바와 같이 제1도와 같은 영상신호 처리블럭을 구비하여 영상신호의 색신호를 처리하고 있다.In general, an image processing system for processing a composite image signal is provided with an image signal processing block as shown in FIG. 1 to process color signals of an image signal.
제1도와 같이 구성된 영상신호 처리블럭은, 휘도신호(Luminance signal)(Y)/색신호(Chrominance signal)(C) 분리회로(이하 Y/C분리회로라 칭함)(102)를 이용하여 외부로부터 수신되거나 혹은 입력 라인을 통한 복합영상신호(CVS)를 휘도신호(Y)와 색신호(C)로 분리한다. 그리고, 상기 Y/C분리회로(102)의 출력단자에 접속된 휘도신호 처리부(104)와 색신호 처리부(106)로서 상기 분리출력되는 휘도신호(Y)와 색신호(C)를 각각 처리하여 복조된 휘도신호(Y)와 복조된 색차신호(ER)(EB)를 각각 발생하고, 상기 복조된 신호들을 매트릭스(108)를 이용하여 색신호(R,G,B)신호를 발생한다.The video signal processing block constructed as shown in FIG. 1 is received from the outside using a luminance signal (Y) / chrominance signal (C) separation circuit (hereinafter referred to as Y / C separation circuit) 102. Or separates the composite video signal CVS through the input line into a luminance signal Y and a color signal C. FIG. The luminance signal processing unit 104 and the color signal processing unit 106 connected to the output terminal of the Y / C separation circuit 102 process the demodulated luminance signal Y and the color signal C, respectively, and demodulate them. The luminance signal Y and the demodulated color difference signal E R (E B ) are respectively generated, and the demodulated signals are generated using the matrix 108 to generate the color signal R, G, and B signals.
상기와 같은 구성중, 색신호 처리부(106)는 제2도에 도시된 바와 같이, 휘도신호(Y)의 고주파 영역에 존재하는 색신호(C)의 이득의 변화를 보상하는 색신호 이득 자동 조절부(Automatic Color Gain Control)(이하 ACC라함)(110)을 포함하여 가진다. 상기 ACC(110)는 튜너나 안테나의 고주파 특성에 의하여 색신호(C)의 전체의 이득이 바뀌는 것을 보상하는 동작을 한다.In the above configuration, the color signal processing unit 106 automatically adjusts the color signal gain adjusting unit for compensating for the change in the gain of the color signal C existing in the high frequency region of the luminance signal Y, as shown in FIG. Color Gain Control (hereinafter referred to as ACC) 110. The ACC 110 compensates for the change in the overall gain of the color signal C due to the high frequency characteristics of the tuner or antenna.
이와 같은 색신호 처리부(106)의 구성 및 그외 동작은 하기와 같다. ACC(110)는 Y/C분리회로(102)에서 분리 출력되는 색신호(C)의 이득을 자동으로 조절하여 이득이 조절된 색신호(CGC)를 출력단자에 접속된 색복조부(112)로 공급한다. 상기 색복조부(112)는 이득 조절된 색신호(CGC)를 복조하여 복조된 색차신호(Er)(Eb)를 색상보정부(Feed-forward Automatic Phase Correction)(FFAPC)(114)의 입력단자로 공급한다.The configuration and other operations of the color signal processor 106 are as follows. The ACC 110 automatically adjusts the gain of the color signal C separately output from the Y / C separation circuit 102 and supplies the gain-adjusted color signal C GC to the color demodulator 112 connected to the output terminal. do. The color demodulator 112 demodulates the gain-adjusted color signal C GC to convert the demodulated color difference signal Er (Eb) into an input terminal of a fed-forward automatic phase correction (FFAPC) 114. Supply.
상기 색상보정부(114)는 상기 복조된 색차신호(Er)(Eb)로부터 복조 반송파의 위상오차 sin, cos를 검출하여 복조된 색차신호(Er)(Eb)에 대한 색상보정을 하여 보정된 색차신호 즉, 본래의 입력 색차신호(ER)(EB)를 출력한다.The color correction section 114 is a phase error sin of the demodulated carrier from the demodulated color difference signal Er (Eb). , cos Is detected and color corrected for the demodulated color difference signals Er (Eb) to output a corrected color difference signal, that is, the original input color difference signal E R (E B ).
상기와 같은 색보정부(114)의 일예를 들면, Matsumoto등의 일본인에 의해 1990년 9월 IEEE Transaction on Consumer, Vol. 36, No3, PP 560에 발표된 ALL DIGITAL VIDEO SIGNAL PROCESSING SYSTEM FOR S_VHS VCR의 색신호 처리기에 상세히 개시되어 있다. 상기 발표된 내용에 의하면, 색보정부(114)로부터 출력되는 색보정된 색신호(ER)(EB)들 각각은 복조 반송파의 위상오차 sin, cos에 의하여 하기 식(1)과 같이 됨을 알 수 있다.An example of such a color compensating unit 114 is described in September 1990 by the Japanese such as Matsumoto et al. IEEE Transaction on Consumer, Vol. The color signal processor of the ALL DIGITAL VIDEO SIGNAL PROCESSING SYSTEM FOR S_VHS VCR published in 36, No3, PP 560 is described in detail. According to the above-mentioned contents, each of the color-corrected color signals E R (E B ) output from the color compensator 114 has a phase error sin of a demodulated carrier. , cos It can be seen that by the following formula (1).
버스트 구간의 색차신호(R-Y)의 값인 Ar과 버스트 구간의 색차신호(B-Y)의 값인 Ab는 하기 식(2)와 같이 된다.Ar, which is the value of the color difference signal R-Y in the burst section, and Ab, which is the value of the color difference signal B-Y in the burst section, are expressed by Equation (2) below.
상기 식(2)에서 A는 ACC의 이득 조정 계수로서의 값을 갖는다.In Equation (2), A is a gain adjustment coefficient of ACC Has the value of.
따라서, 상기 식(2)에 의해 위상오차 sin, cos를 구하면, 하기 식(3)과 같이 된다.Therefore, the phase error sin by the above formula (2) , cos If it is found, it becomes as following formula (3).
복조된 색차신호(ER)(EB)들 각각이 복조 반송파의 위상오차 sin, cos에 의하여 상기 식(1)과 같이 되는 이유를 살피면 하기와 같다.Each of the demodulated color difference signals E R (E B ) is a phase error sin of the demodulated carrier , cos It is as follows when looking at the reason which becomes like said Formula (1) by.
우선, 복합영상신호(CVS)를 살피면 제3(a)도와 같으며, 복합영상신호(CVS)의 색신호(C)는 제3(b)도와 같은 색신호와 버스트신호로 구분된다. 제3(c)도는 버스트 구간(BT)와 색신호 구간(CT)를 나타내고 있다.First, when the composite video signal CVS is examined, the color signal C of the composite video signal CVS is divided into a color signal and a burst signal as shown in FIG. 3 (b). 3 (c) shows the burst section BT and the color signal section CT.
이와 잘은 버스트 신호는 색신호(C)의 기준이 되는 것으로서 색차신호(R-Y)의 축에 패해 -180를 유지하고 있다. 색복조 및 색상보정의 과정을 살피면 하기와 같다.The burst signal is a reference to the color signal C, which is lost by the axis of the color difference signal RY. Maintain it. The process of color demodulation and color correction is as follows.
1. PLL(Phase locked Loop)를 이용하여 버스트 신호 -A sin 2fsct에 동기된 색신호 복조용 제1반송파 sin 2fsct와 제2반송파 cos 2fsct(여기서, fsc는 색부반송파 주파수로서 NTSC의 경우 3.58MHz임)를 발생시킨다.1. Burst signal using Phase Locked Loop (PLL) -A sin 2 First carrier for color signal demodulation synchronized with fsct sin 2 fsct and second carrier cos 2 generates fsct (where fsc is the color carrier frequency, 3.58 MHz for NTSC).
2. 그리고, 상기 복조용 제1반송파 sin 2fsct는 색차신호(B-Y)를 복조하기 위한 신호로서 사용하고, 복조용 제2반송파 cos 2fsct는 색차신호(R-Y)를 복조하기 위한 복조신호로서 사용한다.2. And, the first carrier for demodulation sin 2 fsct is used as a signal for demodulating the color difference signal BY, and a second carrier cos 2 for demodulation fsct is used as a demodulation signal for demodulating the color difference signal RY.
그러나, 상기와 같은 복조용 제1반송파 sin 2fsct와 제2반송파 cos 2fsct들 각각은 PLL에 의해 버스트 신호 -A sin 2fsct에 동기되어 발생되기 때문에 상기 PLL의 소자 지연에 의하여 정확한 값보다만큼 위상 오차가 발생되어 실질적으로는 하기 (4)식과 같이 위상오차를 가지는 값으로 출력된다.However, the demodulated first carrier sin 2 as described above. fsct and second carrier cos 2 Each of the fscts is burst signal -A sin 2 by the PLL. Since it is generated in synchronization with fsct, the delay value of the PLL As a result, a phase error is generated and is substantially output as a value having a phase error as shown in Equation 4 below.
한편, 제3도에 도시된 색신호 구간(CT)의 색신호(C)는 하기 식(5)와 같으며, 버스트 신호는 하기 식(6)과 같이 된다.Meanwhile, the color signal C of the color signal section CT shown in FIG. 3 is represented by Equation 5 below, and the burst signal is represented by Equation 6 below.
따라서, 색복조는 상기 식(5)에 전술한 복조용 제1반송파 sin 2fsct를 곱한 후 저역통과 필터링하면, 색차신호 EB를 구할 수 있고, 상기 식(60)에 전술한 복조용 제2반송파 cos 2fsct를 곱한후 저역통과 필터링하면 색차신호 ER를 구할 수 있다.Therefore, the color demodulation is the first carrier sin 2 for demodulation described above in Equation (5). By multiplying fsct and then lowpass filtering, the color difference signal E B can be obtained and the second carrier cos 2 for demodulation described above in Equation (60). Multiplying fsct and then lowpass filtering yields the chrominance signal E R.
그러나, 상기 복조용 제1반송파 sin 2fsct와 제2반송파 cos 2fsct는 전술한 바와 같은 위상오차를 가지고 있기 때문에 색복조부(112)로부터 출력되는 복조된 색차신호(Er,Eb)는 각각 원래의 색차신호(ER,EB)에 비하여 위상오차를 가진다. 따라서, 복조된 색차신호(Er,Eb)들을 식(1)과 같이 위상보정하여 본래의 색차신호(ER,EB)로 출력하기 위해서는 복조된 색차신호(Er,Eb)에 위상오차 sin, cos의 곱셈이 필수 불가결함을 알 수 있다. 이러한, 위상오차 sin, cos를 연산하여 추출하기 위해서는 전술한 식(2)와 (3)과 같은 계산이 필요하며, 식(2)와 같은 연산은 버스트 구간(BT)의 색차(R-Y),(B-Y)의 값에 의하여 구하여 진다.However, the first carrier for demodulation sin 2 fsct and second carrier cos 2 fsct is the phase error Since the demodulated color difference signals Er and Eb output from the color demodulation unit 112 are respectively compared with the original color difference signals E R and E B , the phase error Has Therefore, in order to output the demodulated color difference signals Er and Eb as the original color difference signals E R and E B by phase-compensating the demodulated color difference signals Er and Eb, as shown in Equation (1), the phase error sin to the demodulated color difference signals Er and Eb. , cos It can be seen that multiplication of is indispensable. Phase error sin , cos In order to calculate and extract, the same calculations as in Equation (2) and (3) are required, and the same calculation as in Equation (2) is obtained by the values of color differences RY and BY of the burst period BT. Lose.
따라서, 제1도와 같은 구성을 가지는 색신호 처리부(106)는 위상오차 sin, cos를 계산하기 위해 반드시와 같은 제곱근의 계산과 나눗셈이 필요로 하게 된다. 상기와 같은 식(2) 및 식(3)과 같은 계산을 위해서는 전술한 바와 같은 버스트 구산의 색차신호(R-Y),(B-Y)의 값 Ar, Ab을 이용하여 제곱근의 계산을 하여야 함으로써 색신호 처리를 위한 하드웨어의 규모, 특히 ACC(110)의 규모가 매우 커지게되며, 결국 별도의 메모리를 이용하여야 하는 문제점이 발생된다.Therefore, the color signal processing unit 106 having the configuration as shown in FIG. 1 has a phase error sin. , cos Be sure to calculate Calculation and division of square roots such as In order to perform calculations such as Equations (2) and (3), color signal processing is performed by calculating square roots using the color difference signals RY and BY of values Ar and Ab of the burst calculation as described above. The size of the hardware, in particular the size of the ACC (110) is very large, the problem that must use a separate memory eventually occurs.
따라서, 본 발명의 목적은 복합영상신호를 휘도신호와 색신호로 분리하여 색차신호로 복조하는 영상처리 시스템에 있어서, 최소한으로 간략화된 하드웨어의 구성으로서 복조용 반송파와 본래의 색부반송파간의 위상오차를 연산하여 색신호의 복조 처리를 행하는 영상신호 처리시스템의 색신호 처리장치를 제공함에 있다.Accordingly, an object of the present invention is to calculate a phase error between a demodulation carrier and an original color subcarrier as a minimally simplified hardware configuration in an image processing system for separating a complex video signal into a luminance signal and a color signal and demodulating the color difference signal. The present invention provides a color signal processing apparatus of a video signal processing system which performs demodulation processing of color signals.
본 발명의 다른 목적은 간략화된 연산식으로서 ACC계수를 발생하고, 상기 발생된 ACC계수로서 색상보상을 하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for generating an ACC coefficient as a simplified calculation formula and performing color compensation as the generated ACC coefficient.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 여러 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면들에서 실질적으로 동일한 구성과 동일한 기능을 가진 것들에는 가능한한 동일한 참조부호를 사용할 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings of the embodiments of the present invention, the same reference numerals will be used as much as possible for those having substantially the same configuration and the same function.
제4도는 본 발명에 따른 디지탈 영상신호 처리 시스템의 색신호 처리 장치의 블럭도이다. 이의 구성은, 이득이 조절된 색신호(CGC)를 색부반송파(fsc)에 동기된 복조용 제1, 제2반송파(CR1,CR2)의 입력에 응답하여 색차신호(Er,Eb)로 복조하여 출력함과 동시에 버스트 구간(BT)에 위치된 상기 색차신호(Er,Eb)의 대응값 Ar,Ab를 연산하여 출력하는 색복조부(16)와, 상기 색차신호(Er,Eb)에 대응값 Ar, Ab를 각각 절대값으로 변환하여 이들의 합의 값으로서 상기 색차신호(Er,Eb)의 대응 값 Ar, Ab를 연산하여 ACC크기의 값(이득값)으로 조절된 색신호(CGC)를 상기 색복조부(16)로 공급함과 동시에 위상오차 sin, cos를 발생하는 ACC(14)와, 상기 색복조부(16)에서 복조된 색차신호(Er,Eb)를 상기 ACC(14)로부터 출력되는 위상오차 sin, cos만큼 위상천이하여 위상 보정된 색차신호(ER,EB)를 출력하는 색보정부(18)로 구성된다.4 is a block diagram of a color signal processing apparatus of a digital video signal processing system according to the present invention. This configuration demodulates the gain-adjusted color signal C GC into the color difference signals Er and Eb in response to inputs of the first and second carriers CR1 and CR2 for synchronization synchronized with the color subcarriers fsc. A color demodulator 16 which calculates and outputs the corresponding values Ar and Ab of the color difference signals Er and Eb located in the burst section BT at the same time, and the corresponding values Ar to the color difference signals Er and Eb. , Ab are converted into absolute values, respectively, and the color values C GC adjusted to the values (gain values) of the ACC size are calculated by calculating the corresponding values Ar and Ab of the color difference signals Er and Eb as their sum values. Phase error sin while supplying to the grandfather 16 , cos The phase error sin outputted from the ACC 14 and the ACC 14 generating color and the color difference signals Er and Eb demodulated by the color demodulator 16 are generated. , cos And a color compensator 18 for outputting the color difference signals E R and E B which are phase-corrected by phase shift.
제4도에서, 참조번호 12는 Y/C분리회로에서 분리출력되는 아나로그의 색신호(C)를 표본화 클럭(CK1)의 입력에 의해 디지탈로 변환하여 출력하는 아나로그-디지탈 변환기(Analog to Digital Converter)(ADC)이다. 참조번호 20과 22는 상기 색보정부(18)로부터 출력되는 색차신호(ER)(EB)를 표본화 클럭(CK2)의 입력에 응답하여 각각 아나로그의 색차신호로 변환하여 출력하는 디지탈-아나로그 변환기(Digital to Analog Converter)(DAC)들이다. 그리고, 참조번호 24는 디지탈 영상처리를 위한 클럭, 예를들면, 표본화 클럭(CK1,CK2)들과, 제1, 제2반송파(CR1,CR2), 버스트 구간 펄스(Burst flag pulse)(BFP) 및 각종 타이밍 클럭을 발생하는 신호 발생부이다. 여기서, 디지탈 영상신호의 처리를 위한 클럭은 아나로그의 신호를 디지탈의 신호로 변환하기 위한 표본화 클럭(CK1), 이와는 역으로 디지탈의 신호를 아나로그의 신호로 변환하기 위한 표본화 클럭(CK2)이다. 그리고, 복조용 제1, 제2 반송파(CR1,CR2)는 전술한 식(4)와 같은 주파수를 갖는 신호이다.In FIG. 4, reference numeral 12 denotes an analog-to-digital converter for converting and outputting the analog color signal C of the discrete output from the Y / C separation circuit to digital by the input of the sampling clock CK1. Converter) (ADC). Reference numerals 20 and 22 denote digital-anases that convert the color difference signals E R (E B ) output from the color correction unit 18 into analog color difference signals, respectively, in response to an input of the sampling clock CK2. Digital to Analog Converters (DACs). Reference numeral 24 denotes a clock for digital image processing, for example, sampling clocks CK1 and CK2, first and second carriers CR1 and CR2, and a burst flag pulse BFP. And a signal generator for generating various timing clocks. Here, the clock for processing the digital video signal is a sampling clock CK1 for converting an analog signal into a digital signal, and vice versa, a sampling clock CK2 for converting a digital signal into an analog signal. . The first and second carrier waves CR1 and CR2 for demodulation are signals having the same frequency as that of Expression (4).
지금, 제4도에 도시된 회로가 동작되면, 신호발생부(24)는 디지탈 영상신호의 처리를 위한 클럭들과 복조용 제1, 제2반송파(CR1,CR2), 버스트 구간 펄스(BFP) 및 각종 타이밍 클럭을 발생한다. 이와 같은 상태에서, 전술한 바와 같은 Y/C 분리회로에서 분리된 색신호(C)가 제4도에 도시된 ADC(12)로 공급되면 상기 색신호(C)는 신호발생부(24)로부터 발생되는 표본화 클럭(CK1)에 의해 디지탈 색신호(DC)로 변환되어 ACC(14)의 입력단자로 공급된다.Now, when the circuit shown in FIG. 4 is operated, the signal generator 24 is configured for the clocks for processing the digital video signal, the first and second carriers CR1 and CR2 for demodulation, and the burst period pulse BFP. And various timing clocks. In this state, when the color signal C separated in the Y / C separation circuit as described above is supplied to the ADC 12 shown in FIG. 4, the color signal C is generated from the signal generator 24. The sampling clock CK1 is converted into the digital color signal DC and supplied to the input terminal of the ACC 14.
이때, 상기 ACC(14)는 버스트 구간의 색차신호(R-Y)의 값인 Ar(이하 Ar로만 표기함)과 버스트 구간의 책차신호(B-Y)의 값인 Ab(이하 Ab로만 표기함)와 버스트 구간 펄스(BFP)에 따라 입력되는 디지탈 영상신호(DC)에 대한 이득을 조절하여 이득조절된 색신호(CGC)를 색복조부(16)로 출력한다. 상기 ACC(14)는 상기 신호발생부(24)로부터 출력되는 버스트 구간 펄스(BFP)의 값이 논리 1인 동안은 입력되는 디지탈 영상신호(DC)를 그대로 출력하는 상태를 유지한다. 즉, 버스트 구간 펄스(BFP)의 값이 논리 1인 동안 이득은 1이 된다. 이러한, ACC(14)의 구성은 여러 실시예가 구현될 수 있으며, 이는 후술하는 설명에 의해 자명하게 이해될 수 있을 것이다. 본 발명에서 구현된 모든 ACC(14)들의 이득 조정계수 값 A를 ｜Ar｜+｜Ab｜로 연산도록 되어 있음에 유의 바란다. 또한, 상기 ACC(14)는 Ar, Ab에 의해 위상오차 sin, cos을 색보정부(18)로 출력한다.In this case, the ACC 14 may be referred to as Ar (hereinafter referred to as Ar only), which is the value of the color difference signal RY in the burst section, and Ab (hereinafter referred to as Ab only) and burst period pulse ( The gain is adjusted to the digital image signal DC input according to the BFP, and the gain-adjusted color signal C GC is output to the color demodulator 16. The ACC 14 maintains a state in which the digital image signal DC is input as it is while the burst period pulse BFP output from the signal generator 24 is a logic one. That is, the gain becomes 1 while the value of the burst period pulse BFP is logic one. As such, the configuration of the ACC 14 may be implemented in various embodiments, which will be apparent to the description below. Note that the gain adjustment coefficient value A of all ACCs 14 implemented in the present invention is calculated as | Ar | + | Ab |. In addition, the ACC 14 is a phase error sin by Ar, Ab , cos Is output to the color compensator 18.
상기 색복조부(16)는 신호발생부(24)로부터 출력되는 버스트 구간 펄스(BFP)와 제1, 제2반송파(CR1,CR2)에 의해 상기 ACC(14)로부터 이득조절된 색신호(CGC)를 복조하여 복조된 색차신호(Er)(Eb)를 색보정부(18)로 공급한다.The color demodulation unit 16 gain-adjusted color signal C GC from the ACC 14 by the burst period pulse BFP and the first and second carriers CR1 and CR2 output from the signal generator 24. Is demodulated to supply the demodulated color difference signal Er (Eb) to the color compensator 18.
상기 색보정부(18)는 상기 복조된 색차신호(Er)(Eb)를 상기 ACC(14)로부터 출력되는 위상오차 sin, cos만큼 위상 시프트하여 위상 보정된 색차신호(ER)(EB)를 각각 출력한다. 즉, 상기 색보정부(18)는 상기 복조된 색차신호(Er,Eb)와 상기 ACC(14)로부터 출력되는 위상오차 sin, cos를 연산하여 색보정된 색차신호(ER)(EB)를 발생하여 DAC(20)(22)로 각각 공급한다. 상기 DAC(20)(22)들 각각은 신호발생부(24)로부터 출력되는 표본화클럭(CK2)에 의해 디지탈 신호로 입력되는 색보정된 색차신호(ER)(EB)를 각각 아나로그의 신호로 변환하여 출력한다.The color compensator 18 outputs the demodulated color difference signals Er and Eb from the ACC 14 to output a phase error sin. , cos Phase shifted by this and the phase-corrected color difference signals E R (E B ) are respectively output. That is, the color compensator 18 outputs the phase error sin output from the demodulated color difference signals Er and Eb and the ACC 14. , cos Are calculated to generate the color-corrected color difference signals E R (E B ) and supply them to the DACs 20 and 22, respectively. Each of the DACs 20 and 22 respectively outputs a color-corrected color difference signal E R (E B ) input as a digital signal by the sampling clock CK2 output from the signal generator 24. Convert it to a signal and output it.
따라서, 상기 제4도와 같이 구성된 색신호 처리장치는 ｜Ar｜+｜Ab｜로 계산되는 이득조정계수 A에 의해 간단한 구성으로 하드웨어를 구성할 수 있으며, 위상오차 sin, cos를 ACC(14)내에서 실행함으로서 색보정부(18)를 간단히 구성할 수 있게된다.Therefore, the color signal processing apparatus configured as shown in FIG. 4 can configure the hardware in a simple configuration by the gain adjustment coefficient A calculated as | Ar | + | Ab |, and the phase error sin , cos Is executed within the ACC 14, so that the color compensator 18 can be simply configured.
제5도는 제4도에 도시된 ACC(14)의 상세 회로도로서, 이는 본 발명의 제1실시예에 따른 상세 블럭도이다. 이는, 색복조부(16)로부터 출력되는 Ar, Ab의 값을 입력하여 위상오차 sin, cos를 발생함과 동시에 이득조정계수 CG(CG=A)를 발생하는 ACC계수 연산부(26)를 구비하고 있다. 상기 ACC계수 연산부(26)의 이득조정 계수 출력단자에는 ADC(12)로부터 출력되는 디지탈 영상신호(DC)를 입력하는 곱셈기(28)의 또다른 입력단자에 접속되어 있다. 그리고, 상기 신호 Ar, Ab를 입력하여 ACC게인보정값 GC1을 출력하는 ACC게인보정부(74)를 구비하고 있다. 상기 ACC 게인보정값 CG1은 상기 곱셈기(28)의 출력을 곱셈하는 곱셈기(31)로 입력되며, 이의 출력은 가산기(33)에 의해 상기 곱셈기(28)의 출력과 가산되어 출력된다.5 is a detailed circuit diagram of the ACC 14 shown in FIG. 4, which is a detailed block diagram according to the first embodiment of the present invention. It inputs the values of Ar and Ab outputted from the color demodulator 16, so that the phase error sin , cos And an ACC coefficient calculating section 26 for generating a gain adjustment coefficient CG (CG = A). The gain adjustment coefficient output terminal of the ACC coefficient calculating section 26 is connected to another input terminal of the multiplier 28 for inputting the digital video signal DC output from the ADC 12. The ACC gain correction unit 74 is provided to input the signals Ar and Ab to output the ACC gain correction value GC1. The ACC gain correction value CG1 is input to a multiplier 31 that multiplies the output of the multiplier 28, and the output thereof is added by the adder 33 to the output of the multiplier 28.
상기 제5도와 같이 구성된 ACC계수 연산부(26)는 입력되는 Ar, Ab를 절대치로 변환하여 이를 ｜Ar｜+｜Ab｜로 가산하는 회로를 포함하며, 이를 이득조정계수(CG)로서 출력한다. 그리고, 상기 ｜Ar｜+｜Ab｜의 값과 현재 입력되는 Ar을 제산하여 위상오차 sin를로 연산하는 연산회로 및 상기 ｜Ar｜+｜Ab｜의 값과 현재 입력되는 Ab의 역수 -Ab의 값을 제산하여 위상오차 cos를로 연산하는 또다른 연산회로를 포함한다. 이때, 상기 ACC계수 연산회로(26)는 전술한 신호발생부(24)로부터 출력되는 버스트 구간 펄스(BFP)의 값이 1인 경우 이득조정게수(CG)의 값은 1로 된다. 즉, 입력되는 디지탈 영상신호(DC)를 그대로 바이패스한다. 따라서, 본 발명의 ACC(14)는대신에 A =｜Ar｜+｜Ab｜로 계산하여 하드웨어의 간략화는 물론 전체 구성에 큰 변화를 일으킨다. 일반적으로,의 관계를 가지나, 두값은 Ar 혹은 Ab가 나머지 보다 클때에는 등식이 성립된다. 다시 말하면, 위상오차가 작으면 상기 식 A =｜Ar｜+｜Ab｜는 항상 성립된다. 물론 최대의 오차는정도이다. 이러한 오차는 문제를 초래하는데,에 의해서 얻어지는 ACC크기를 계산후 곱셈기(28)에 의해 연산되는 이득조절된 색신호(CGC)의 이득값이로 감소하기 때문이다. 이러한 ACC이득의 감소는 영상을 어두워지는 쪽으로 변화시키는 것을 의미한다. 그러나, 이러한 ACC감소는 ACC크기 연산부(32)의 출력에 의해 조절된 ACC값에 ACC게인보정부(74)로부터 출력되는 ACC보정계수(CG1)를 적절히 승산함으로써 간단히 해결할 수 있으며, 이러한 구성의 예는 후술하는 제7도의 실시예에서 논의되어 질 것이다.The ACC coefficient calculating unit 26 configured as shown in FIG. 5 includes a circuit for converting the input Ar and Ab into an absolute value and adding them to | Ar | + | Ab |, and outputs them as a gain adjustment coefficient CG. Then, the value of | Ar | + | Ab | and the currently input Ar are divided by the phase error sin. To A phase error cos by dividing the value of | Ar | + | Ab | and the value of the inverse of the current input Ab -Ab. To It includes another computation circuit that computes with. At this time, the ACC coefficient calculating circuit 26 is the value of the gain adjustment coefficient (CG) is 1 when the value of the burst period pulse (BFP) output from the above-described signal generator 24 is 1. That is, the input digital video signal DC is bypassed as it is. Therefore, the ACC 14 of the present invention Instead, it calculates A = | Ar | + | Ab |, which greatly simplifies the hardware and makes a big change in the overall configuration. Generally, However, the two values are equal when Ar or Ab is greater than the rest. In other words, phase error When A is small, the above formula A = | Ar | + | Ab | always holds. Of course the maximum error It is enough. This error causes a problem, The gain value of the gain-adjusted color signal C GC calculated by the multiplier 28 after calculating the ACC size obtained by Because it decreases. This reduction in ACC gain means to change the image toward darker. However, such ACC reduction can be easily solved by appropriately multiplying the ACC correction coefficient CG1 output from the ACC gain correction unit 74 to the ACC value adjusted by the output of the ACC size calculation unit 32, an example of such a configuration. Will be discussed in the embodiment of FIG. 7 described below.
제6도는 제5도에 도시된 ACC계수 연산부(26)의 구체 회로도이다. 제6도를 살피면, 색복조부(16)로부터 출력되는 버스트 구간의 색차신호(R-Y)의 값인 Ar과 버스트 구간의 책차신호(B-Y)의 값인 Ab를 입력하여 절대치 합신호 ｜Ar｜+｜Ab｜와 위상오차 sin, cos를 발생하는 위상오차 발생부(30)와, 미리설정 가능한 ACC기준값 ACCref을 상기 위상 오차 발생부(30)로부터 출력되는 절대치 합신호 ｜Ar｜+｜Ab｜를 연산하고 버스트 구간 펄스(BFP)의 값에 따라 이를 선택적으로 출력하는 ACC크기 연산부(32)로 구성되어 있다.6 is a detailed circuit diagram of the ACC coefficient calculating unit 26 shown in FIG. Referring to FIG. 6, the absolute sum signal | Ar | + | Ab | is inputted by inputting Ar which is the value of the color difference signal RY of the burst section output from the color demodulation unit 16 and Ab which is the value of the residual signal BY of the burst section. With phase error sin , cos Calculates the absolute sum signal | Ar | + | Ab | from the phase error generator 30 and calculates the phase error generator 30 and the preset ACC reference value ACCref. It is composed of an ACC size calculation unit 32 for selectively outputting this according to the value.
상기의 구성중, 위상오차 발생부 30은 상기 Ar, Ab 신호를 각각 입력하여 절대값으로 변환하는 절대치회로(34)(36)과, 상기 두 절대치회로(34)(36)로의 출력을 가산하여 출력하는 가산기(38)와, 상기 입력되는 신호 Ab를 위상반전하는 증폭기(40)와, 상기 신호 Ar과 상기 가산기(38)의 출력을 제산하여 위상오차 sin 를 색보정부(18)로 공급하는 제산기(42) 및 상기 증폭기(40)의 출력과 상기 가산기(38)의 출력을 제산하여 위상오차를 상기 색보정부(18)로 공급하는 제산기(44)로 구성된다. 그리고, ACC크기 연산부(32)는 미리설정 가능한 ACC기준값 ACCref를 상기 위상오차 발생부 30로부터 출력되는 절대치 합신호 ｜Ar｜+｜Ab｜로 제산하여 ACC크기를 출력하는 제산기(46)와, 상기 제산기(46)로부터 출력되는 ACC크기를 상기 버스트 구간 펄스(BFP)의 값에 따라 이를 선택적으로 출력하는 멀티플렉서(48)로 구성되어 있다.In the above configuration, the phase error generator 30 adds the absolute value circuits 34 and 36 for inputting the Ar and Ab signals and converts them into absolute values, and the outputs to the two absolute value circuits 34 and 36, respectively. A phase error sin by dividing the output of the adder 38, the amplifier 40 for reversing the input signal Ab, and the outputs of the signal Ar and the adder 38; Phase difference by dividing the output of the divider 42 and the amplifier 40 and the output of the adder 38 to supply the to the color compensator 18. And a divider 44 for supplying the to the color compensator 18. The ACC size calculator 32 divides the preset ACC reference value ACCref into the absolute sum signal | Ar | + | Ab | outputted from the phase error generator 30 to output the ACC size, and The multiplexer 48 selectively outputs the ACC size output from the divider 46 according to the value of the burst period pulse BFP.
따라서, 상기 제6도의 구성에 의해 ACC의 계산은 절대치 합신호 ｜Ar｜+｜Ab｜를 이용하고, 위상오차 sin, cos들은로 계산됨을 알 수 있다. 즉, ACC의 계산을와 같이 간단하게 계산된 ｜Ar｜+｜Ab｜와 같이 간단하게 계산함을 알 수 있다.Therefore, the ACC is calculated using the absolute sum signal | Ar | + | Ab | according to the configuration of FIG. 6, and the phase error sin , cos Heard It can be seen that it is calculated as. In other words, calculate the ACC It can be seen that the calculation is as simple as | Ar | + | Ab | which is calculated as simply.
제7도는 제5도에 도시된 ACC게인 보정부(74)의 상세회도와 인접하는 회로들간의 연결 구성도를 도시한 것이다. 이는 제5도 및 제6도에 도시된 바와 같이 간략화된 계산에 의해 발생될 수 있는 에러를 방지하기 위함이다. 간략화된 계산에 의한 에러는 위상오차에 대한 변동값으로서의 추가증폭으로서 방지할 수 있다. 제7도에 도시된 ACC게인 보정부(74)는 곱셈기들(76)(78)(80)과 가산기(82) 및 제산기(82), 증폭기(86)등을 구비하여 상기와 같은 추가 증폭을 도모하였으며, 이는 제7도의 회로 구성만으로 용이하게 이해 될 것이다. 따라서, 상기 제7도의 회로는의 계산값을 절대치회로(88)를 통하여 멀티플렉서(90)로 공급하며, 상기 멀티플렉서(90)은 버스트 구간 펄스(BFP)의 논리값에 따라 이를 선택적으로 곱셈기(31)로 공급한다.FIG. 7 shows a detailed view of the ACC gain correction unit 74 shown in FIG. 5 and a connection diagram between adjacent circuits. This is to prevent errors that may be caused by simplified calculations as shown in FIGS. 5 and 6. Error due to simplified calculation is phase error As the change for This can be prevented by further amplification of. The ACC gain correction unit 74 shown in FIG. 7 includes multipliers 76, 78, 80, an adder 82, a divider 82, an amplifier 86, and the like, and thus further amplification. This can be easily understood by only the circuit configuration of FIG. Thus, the circuit of FIG. The calculated value of is supplied to the multiplexer 90 through the absolute value circuit 88, and the multiplexer 90 selectively supplies it to the multiplier 31 according to the logic value of the burst period pulse BFP.
따라서 제5도와 같이 구성되는 회로에 색복조부(16)로부터 출력되는 신호 Ar,Ab가 공급되면 ｜Ar｜+｜Ab｜의 간단한 연산에 의해 위상오차 및 ACC된 디지탈 영상을 얻을 수 있다.Therefore, when the signals Ar and Ab outputted from the color demodulation unit 16 are supplied to the circuit configured as shown in FIG. 5, the phase error and the ACC digital image can be obtained by a simple calculation of | Ar | + | Ab |.
제8도는 제4도에 도시된 색보정부(18)의 일실시예이다.FIG. 8 is an embodiment of the color compensator 18 shown in FIG.
이는 색복조부(16)으로부터 출력되는 복조된 색차신호(Er)(Eb)를 각각의 일입력단자로 입력하고 상기 위상오차 발생부(30)로부터 출력되는 위상오차 cos을 타단자로 입력하여 출력하는 곱셈기(50(52)들과, 색복조부(16)으로부터 출력되는 복조된 색차신호(Er)(Eb)를 각각의 일입력단자로 입력하고 상기 위상오차 발생부(30)로부터 출력되는 위상오차 sin을 타단자로 입력하여 출력하는 곱셈기(54)(56)들과, 상기 곱셈기(50)(56)의 출력을 가산하여 색보정된 색차신호(ER)를 출력하는 가산기(58)와, 상기 곱셈기(52)의 출력으로부터 상기 곱셈기(54)의 출력을 감산하여 색보정된 색차신호(EB)를 출력하는 감산기(60)로 구성되어 있다.This inputs the demodulated color difference signal Er (Eb) output from the color demodulation unit 16 to each one input terminal and outputs the phase error cos output from the phase error generation unit 30. Input the multiplier 50 (52) and the demodulated color difference signal Er (Eb) outputted from the color demodulator 16 to the other input terminal, respectively, and input the output signal to the other terminal. Phase error sin output from 30) Multiplier (54) and (56) for inputting and outputting the other terminal, an adder (58) for outputting the color difference signal (E R ) by adding the output of the multiplier (50) and (56), and And a subtractor 60 for subtracting the output of the multiplier 54 from the output of the multiplier 52 and outputting the color-corrected color difference signal E B.
이와 같이 구성된 색보정부(18)는 상기한 구성의 설명만으로도 충분히 이해될 것이며, 더이상의 특정 상세 없이 실시가 가능하다. 즉, 상기 색보정부(18)는 ACC(14)의 동작에 의해 연산된 위상오차 sin, cos에 의해 간단히 색보정을 실행하게 된다.The color compensating unit 18 configured as described above will be sufficiently understood by the description of the above configuration, and can be implemented without any further specific details. That is, the color compensator 18 calculates the phase error sin calculated by the operation of the ACC 14. , cos By simply performing color correction.
상술한 바와 같이 본 발명은 ｜Ar｜+｜Ab｜의 간단한 연산에 의해 색신호에 대한 자동이득조절을 실행함으로써 하드웨어의 구현을 간략히 할 수 있다.As described above, the present invention can simplify hardware implementation by performing automatic gain adjustment for color signals by a simple operation of | Ar | + | Ab |.
제9도는 제4도에 도시된 ACC(14)의 상세 회로도로서, 본 발명의 제2실시예에 따른 블럭도이다. 이는 제5도에 도시된 ACC(14)의 구성을 보다 간략화한 실시예를 보여준다. 즉, 제7도와 같이 구성된 ACC게인 조정부(74)의 구성이 생략됨을 알 수 있다. 제9도와 같은 구성은 제6도와 같이 구성된 ACC계수 연산부(26)내의 ACC크기 연산부(32)를 제10(a)도 혹은 제10(b)도와 같이 구성함으로써 가능하여 진다.9 is a detailed circuit diagram of the ACC 14 shown in FIG. 4, which is a block diagram according to a second embodiment of the present invention. This shows a more simplified embodiment of the configuration of the ACC 14 shown in FIG. That is, it can be seen that the configuration of the ACC gain adjusting unit 74 configured as shown in FIG. 7 is omitted. The configuration as shown in FIG. 9 can be achieved by configuring the ACC size calculating section 32 in the ACC coefficient calculating section 26 configured as shown in FIG. 6 as shown in FIG.
제10(a)도 및 제10(b)도는 제6도에 도시된 ACC크기 연산부(32)의 제2, 제3실시예에 따른 구체회로이다.10 (a) and 10 (b) are specific circuits according to the second and third embodiments of the ACC size calculating section 32 shown in FIG.
이는 제7도에 설명한 계산식을 간략화함으로써 가능하며, 이 과정은 다음과 같다.This is the formula described in FIG. This can be accomplished by simplifying this process.
ACC이득의 계산은로 이루어진다. 여기에서 위상오차에 대한 이득 증가분은로 된다 이때, 상기 식은 약분되어져서 다음과 같은 식으로 표현될 수 있다.The calculation of ACC gain Is made of. Phase error here The gain increase for In this case, the above equation may be simplified to be expressed as the following equation.
상기와 같이 계산된 식을 이용하여 ACC(14)의 회로를 구현하면 제10(a)도와 같이된다.If the circuit of the ACC 14 is implemented using the equation calculated as described above, it becomes as in FIG. 10 (a).
제10(a)도는 Ar신호를 두 입력 단자로 입력하여 승산 출력하는 곱셈기(62)와, Ab신호를 두 입력 단자로 입력하여 승산하여 출력하는 곱셈기(64)와 상기 두 곱셈기(62,64)의 출력을 가산하는 가산기(66) 및 상기 가산기(66)의 출력을 ACC기준값 ACCref로 제산하여 출력하는 제산기(46)와, 버스트 구간의 색차신호(R-Y)의 값인 Ar과 버스트 구간의 책차신호(B-Y)의 값인 Ab의 절대치의 합 ｜Ar｜+｜Ab｜를 상기 제산기(46)의 출력에 승산하는 곱셈기(70) 및 버스트 구간 펄스(BFP)에 의해 선택적으로 출력하는 멀티플렉서(48)로 구성되어 진다. 이러한, 구성은 전술한 설명에 의해 구현되는 것이며, 그 동작에 의한 결과는 상기의 설명에 의해 용이하게 이해될 것이다.FIG. 10 (a) shows a multiplier 62 for inputting and multiplying an Ar signal through two input terminals, a multiplier 64 for multiplying and outputting an Ab signal to two input terminals, and the two multipliers 62 and 64. An adder 66 that adds the output of the output unit and a divider 46 that divides the output of the adder 66 by the ACC reference value ACCref, and Ar, which is the value of the color difference signal RY of the burst section, and a residual signal of the burst section. A multiplexer 48 selectively outputting by a multiplier 70 and a burst period pulse BFP that multiply the output of the divider 46 by the sum | Ar | + | Ab | of the absolute value Ab of the value of (BY) It consists of Such a configuration is implemented by the foregoing description, and the result of the operation will be easily understood by the above description.
제10(b)도는 제10(a)도의 변형실시에로서, ACCref(｜Ar｜+｜Ab｜)의 값을 먼저 계산하고, 이것을 Ar2+ Ab2으로 나누는 형태를 하고 있다. 즉, ACCref(｜Ar｜+｜Ab｜)의 결과값을 출력하는 곱셈기(70)의 출력이 제산기(46)의 입력으로 접속되어 있다.10 (b) is a modified embodiment of FIG. 10 (a), wherein ACCref The value of (| Ar | + | Ab |) is calculated first, and this is divided into Ar 2 + Ab 2 . That is, ACCref The output of the multiplier 70 which outputs the result of (| Ar | + | Ab |) is connected to the input of the divider 46.
제11도는 제4도에 도시된 ACC(14)의 상세 회로도로서, 본 발명의 제3실시예에 따른 상세 블럭도이다. 이는 제5도의 변형실시예로서, 위상오차 sin, cos를 ACC게인 조정부(74)의 값에 의해 위상천이 하도록 구성되어 있으며, 최종 출력은 다음과 같이 된다.11 is a detailed circuit diagram of the ACC 14 shown in FIG. 4, which is a detailed block diagram according to the third embodiment of the present invention. This is a modified embodiment of Fig. 5, in which the phase error sin , cos Is phase shifted by the value of the ACC gain adjusting section 74, and the final output is as follows.
상기와 같이 ACC게인 조정부(74)의 출력에 위해 ACC계수 연산부(26)내의 위상 오차 발생부로 부터 출력되는 위상오차 sin, cos를 변화시킨 제11도의 실시예의 결과는 제9도와 동일하게 얻게된다.As described above, the phase error sin output from the phase error generator in the ACC coefficient calculating section 26 for the output of the ACC gain adjusting section 74. , cos The result of the embodiment of FIG. 11 in which V is changed is obtained in the same manner as in FIG.
상술한 바와 같이 본 발명은 간략화된 색보정정의 위상보정과 색이득 조절계수의 계산을 간단한 회로의 구성에 의해 가능케하여 추가로 이득에 의한 에러 보상을 이득조정회로(ACC)에서 한꺼번에 할 수 있도록 되어 있어서 구현이 극히 용이하게 할 수 있는 이점이 있다.As described above, the present invention enables simplified phase correction of the color correction and calculation of the color gain control coefficients by a simple circuit configuration, so that error compensation due to gain can be simultaneously performed by the gain adjustment circuit (ACC). This has the advantage of being extremely easy to implement.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033236A KR100217367B1 (en) | 1995-09-30 | 1995-09-30 | The color signal processing apparatus of digital image signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033236A KR100217367B1 (en) | 1995-09-30 | 1995-09-30 | The color signal processing apparatus of digital image signal processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970019702A KR970019702A (en) | 1997-04-30 |
| KR100217367B1 true KR100217367B1 (en) | 1999-09-01 |
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ID=19428760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950033236A KR100217367B1 (en) | 1995-09-30 | 1995-09-30 | The color signal processing apparatus of digital image signal processing system |
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| Country | Link |
|---|---|
| KR (1) | KR100217367B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442851B1 (en) * | 1997-09-09 | 2004-09-18 | 삼성전자주식회사 | Digital video encoder having single control path of video data, especially regarding to reducing the number of elements by simplifying control paths of video data into a single path by using one multiplier and an adder |
| KR100454794B1 (en) * | 2001-05-16 | 2004-11-05 | 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 | Phase correction circuit, signal discrimination circuit, phase correction method and signal discrimination method |
-
1995
- 1995-09-30 KR KR1019950033236A patent/KR100217367B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442851B1 (en) * | 1997-09-09 | 2004-09-18 | 삼성전자주식회사 | Digital video encoder having single control path of video data, especially regarding to reducing the number of elements by simplifying control paths of video data into a single path by using one multiplier and an adder |
| KR100454794B1 (en) * | 2001-05-16 | 2004-11-05 | 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 | Phase correction circuit, signal discrimination circuit, phase correction method and signal discrimination method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970019702A (en) | 1997-04-30 |
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