KR100215838B1 - 테스트 모드 회로 - Google Patents

테스트 모드 회로 Download PDF

Info

Publication number
KR100215838B1
KR100215838B1 KR1019970040695A KR19970040695A KR100215838B1 KR 100215838 B1 KR100215838 B1 KR 100215838B1 KR 1019970040695 A KR1019970040695 A KR 1019970040695A KR 19970040695 A KR19970040695 A KR 19970040695A KR 100215838 B1 KR100215838 B1 KR 100215838B1
Authority
KR
South Korea
Prior art keywords
test mode
frequency
values
mode circuit
counter
Prior art date
Application number
KR1019970040695A
Other languages
English (en)
Other versions
KR19990017691A (ko
Inventor
오형석
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019970040695A priority Critical patent/KR100215838B1/ko
Publication of KR19990017691A publication Critical patent/KR19990017691A/ko
Application granted granted Critical
Publication of KR100215838B1 publication Critical patent/KR100215838B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 칩의 보안성을 높이도록 한 테스트 모드 회로에 관한 것으로서, 테스트 핀에서의 입력이 고주파수인지 저주파수인지를 감지하는 제 1, 제 2 감지부와, 상기 제 1 감지부 및 제 2 감지부의 신호를 각각 받는 제 1, 제 2 카운터와, 하드웨어적으로 값이 세팅된 제 1, 제 2 레지스터와, 상기 제 1, 제 2 레지스터의 값과 상기 제 1, 제 2 카운터 값을 비교하는 제 1, 제 2 비교부와, 상기 제 1, 제 2 비교부의 결과를 각각 입력으로 받는 NAND 게이트와, 그리고 상기 NAND 게이트의 연산된 값에 의해 테스트하는 테스트 모드를 포함하여 구성됨을 특징으로 한다.

Description

테스트 모드 회로
본 발명은 테스트 모드(Test Mode) 회로에 관한 것으로 특히, 칩(Chip)의 보안성을 높이는데 적당한 테스트 모드 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 테스트 모드 회로를 설명하면 다음과 같다.
도 1은 종래의 테스트 모드 회로를 나타낸 개략도이다.
도 1에 도시한 바와같이 전압이 인가되도록 테스트 핀(Test Pin)에 직접 연결된 내부 테스트 모드(10)로 구성된다.
상기와 같은 종래의 테스트 모드 회로는 테스트 핀의 단자에 하이(High) 또는 로우(Low)를 입력하여 내부 테스트 모드(10)로 진입하도록 하고, 사용자(User)는 사용하지 말라고 사용자 매뉴얼(Manual)에 언급한다.
그러나 이와 같은 종래의 테스트 모드 회로에 있어서 사용자가 고의로 테스트 모드로 진입할 경우 칩 내부 동작이 밝혀 질 수 있어 보안성이 없다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 테스트 핀에 하드웨어(Hard Ware)적으로 프로텍션(Protection)을 걸어 임의로 사용자가 테스트 모드로 진입하는 것을 방지함으로서 칩의 보안성을 높이도록 한 테스트 모드 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 테스트 모드 회로를 나타낸 개략도
도 2는 본 발명에 의한 테스트 모드 회로를 나타낸 개략도
도면의 주요 부분에 대한 부호의 설명
21 : HFD 22 : LFD
23 : 제 1 카운터 24 : 제 2 카운터
25 : 제 1 레지스터 26 : 제 2 레지스터
27 : 제 1 비교부 28 : 제 2 비교부
29 : NAND 게이트 30 : 내부 테스트 모드
31 : 파워 온 리세트 회로 32 : OR 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 테스트 모드 회로는 테스트 핀에서의 입력이 고주파수인지 저주파수인지를 감지하는 제 1, 제 2 감지부와, 상기 제 1 감지부 및 제 2 감지부의 신호를 각각 받는 제 1, 제 2 카운터와, 하드웨어적으로 값이 세팅된 제 1, 제 2 레지스터와, 상기 제 1, 제 2 레지스터의 값과 상기 제 1, 제 2 카운터 값을 비교하는 제 1, 제 2 비교부와, 상기 제 1, 제 2 비교부의 결과를 각각 입력으로 받는 NAND 게이트와, 그리고 상기 NAND 게이트의 연산된 값에 의해 테스트하는 테스트 모드를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 테스트 모드 회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 테스트 모드 회로를 나타낸 개략도이다.
도 2에 도시한 바와같이 테스트 핀에서의 입력이 고주파수(High Frequency)인지를 감지하는 HFD(High Frequency Detector)(21) 및 저주파수(Low Frequency) 인지를 감지하는 LFD(Low Frequency Detector)(22)와, 상기 HFD(21)와 LFD(22)의 신호를 각각 받는 제 1, 제 2 카운터(Counter)(23,24)와, 하드웨어적으로 값이 세팅(Setting)된 제 1, 제 2 레지스터(25,26)와, 상기 제 1, 제 2 레지스터(25,26)의 값과 상기 제 1, 제 2 카운터(23,24) 값을 비교하는 제 1, 제 2 비교부(27,28)와, 상기 제 1, 제 2 비교부(27,28)의 결과를 각각 입력으로 받는 NAND 게이트(29)와, 상기 NAND 게이트(29)의 연산된 값에 의해 테스트하는 내부 테스트 모드(30)로 구성된다.
그리고 파원 온(Power On)시 High를 출력하는 파원 온 리세트(Power On Reset)회로(31)와, 상기 파워 온 리세트 회로(31)의 출력과 상기 제 1, 제 2 카운터(23,24) 신호를 받는 3입력 OR 게이트(32)로 구성된다.
상기와 같이 구성된 본 발명의 테스트 모드 회로의 동작을 설명하면 다음과 같다.
먼저, 테스트 핀에 입력되는 데이터의 주파수를 감지하여 고주파수인 경우는 HFD(21)를 통해서 데이터가 제 1 카운터(23)로 전달되어 데이터의 갯수를 제 1 카운터(23)에서 카운트한다.
이어, 상기 제 1 카운터(23)에서 카운터된 갯수가 하드웨어적으로 세팅된 제 1 레지스터(25)에 있는 값과 같은지를 제 1 비교부(27)에서 비교하여 같으면 'H'을 출력하고 다르면 'L'을 출력한다.
그리고 상기 테스트 핀에 입력되는 데이터의 주파수를 감지하여 저주파수인 경우는 LFD(22)를 통해서 데이터가 제 2 카운터(24)로 전달되어 데이터의 갯수를 제 2 카운터(24)에서 카운트한다.
이어, 상기 제 2 카운터(24)에서 카운터된 갯수가 하드웨어적으로 세팅된 제 2 레지스터(26)에 있는 값과 같은지를 제 2 비교부(28)에서 비교하여 같으면 'H'을 출력하고 다르면 'L'을 출력한다.
따라서 고주파수 또는 저주파수를 감지하는 HFD(21) 및 LFD(22)의 감지 밖의 주파수는 입력되지 않기 때문에 제 1, 제 2 카운터(23,24)는 0를 나타내어 제 1, 제 2 비교부(27,28)의 출력이 항상 'L'로 되어 NAND 게이트(29)를 거치면 출력 데이터가 항상 'H'가 되므로 내부 테스트 모드(30)로 진입할 수 없다.
한편, 각각의 주파수에 따른 설정값이 다르므로 두 개의 주파수에 대해서 설정치와 내부 테스트 모드(30)를 통한 입력치가 일치해야만 내부 테스트 모드(30)가 인에이블(Enable)되도록 되어 있다.
여기서 상기 HFD(21)는 10MHz 이상의 주파수만 통과시키는 회로이고, LFD(22)는 1MHz 이하의 주파수만 통과시키는 회로이다.(만약 주파수 변경시는 R과 C 조정으로 가능하다)
그리고 파원 인가시 파워 온 리세트 회로(31)는 제 1, 제 2 카운터(23,24)가 초기치 0을 갖도록 초기와 신호(리세트 신호)를 보내고 상기 제 1, 제 2 카운터(23,24)가 비트(Bit) 수 보다 많은 수의 클럭(Clock)을 받아 오버플로우(Overflow)가 생겼을 경우 이를 받는 OR 게이트(32)를 통해 카운트를 초기화 시킨다.
즉, 파원 온시와 클럭 수가 카운터의 비트 수를 넘어설 경우 제 1, 제 2 카운터(23,24)는 초기화 된다.
이상에서 설명한 바와같이 본 발명에 의한 테스트 모드 회로에 있어서 2가지 종루의 주파수에 각기 다른 설정치를 갖도록하여 보안성을 향상시킴과 동시에 카운터의 비트 수를 증가시키어 테스트 모드의 진입 확율을 기하 급수적으로 감소시킬 수 있는 효과가 있다.

Claims (4)

  1. 테스트 핀에서의 입력이 고주파수인지 저주파수인지를 감지하는 제 1, 제 2 감지부와,
    상기 제 1 감지부 및 제 2 감지부의 신호를 각각 받는 제 1, 제 2 카운터와,
    하드웨어적으로 값이 세팅된 제 1, 제 2 레지스터와,
    상기 제 1, 제 2 레지스터의 값과 상기 제 1, 제 2 카운터 값을 비교하는 제 1, 제 2 비교부와,
    상기 제 1, 제 2 비교부의 결과를 각각 입력으로 받는 NAND 게이트와,
    상기 NAND 게이트의 연산된 값에 의해 테스트하는 테스트 모드를 포함하여 구성됨을 특징으로 하는 테스트 모드 회로.
  2. 제 1 항에 있어서,
    상기 테스트 모드 회로는 전원인가시 High를 출력하는 파원 온 리세트회로와,
    상기 파워 온 리세트 회로의 출력과 상기 제 1, 제 2 카운터 신호를 받는 3입력 OR 게이트를 더 포함하여 구성됨을 특징으로 하는 테스트 모드 회로.
  3. 제 1 항에 있어서,
    상기 테스트 모드 진입시 주파수별로 각각의 설정치를 갖게하여 주파수 별 설정치가 모두 같을때만 테스트 모드를 진입함을 특징으로 하는 테스트 모드 회로.
  4. 제 1 항에 있어서,
    상기 제 1 감지부는 10MHz 이상의 주파수만을 통과하고, 상기 제 2 감지부는 1MHz 이하의 주파수만 통과시키는 것을 특징으로 하는 테스트 모드 회로.
KR1019970040695A 1997-08-25 1997-08-25 테스트 모드 회로 KR100215838B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970040695A KR100215838B1 (ko) 1997-08-25 1997-08-25 테스트 모드 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970040695A KR100215838B1 (ko) 1997-08-25 1997-08-25 테스트 모드 회로

Publications (2)

Publication Number Publication Date
KR19990017691A KR19990017691A (ko) 1999-03-15
KR100215838B1 true KR100215838B1 (ko) 1999-08-16

Family

ID=19518458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970040695A KR100215838B1 (ko) 1997-08-25 1997-08-25 테스트 모드 회로

Country Status (1)

Country Link
KR (1) KR100215838B1 (ko)

Also Published As

Publication number Publication date
KR19990017691A (ko) 1999-03-15

Similar Documents

Publication Publication Date Title
US4122995A (en) Asynchronous digital circuit testing system
TWI614634B (zh) 偵測錯誤注入的方法與裝置
US7714619B2 (en) High-frequency clock detection circuit
US11164648B2 (en) Glitch profiling in an integrated circuit
US8296845B2 (en) Integrated circuits including reverse engineering detection using differences in signals
US4968902A (en) Unstable data recognition circuit for dual threshold synchronous data
US20070047687A1 (en) Phase detector and related phase detecting method thereof
US11474130B2 (en) Voltage glitch detection in integrated circuit
US9607153B2 (en) Apparatus and method for detecting clock tampering
US20030061420A1 (en) Glitch protection and detection for strobed data
KR100215838B1 (ko) 테스트 모드 회로
US7089437B2 (en) Apparatus for determining power consumed by a bus of a digital signal processor using counted number of logic state transitions on bus
CN115792579A (zh) 用于控制测试模式的电路和方法
US5436927A (en) Method and apparatus for testing frequency symmetry of digital signals
US4638482A (en) Random logic error detecting system for differential logic networks
US5483542A (en) Byte error rate test arrangement
US20130198873A1 (en) Chip authentication using scan chains
US5914965A (en) Serial output self-test circuit
CN113688435B (zh) 一种基于mux环形振荡器的硬件木马检测方法
US11275401B2 (en) Tamper monitoring circuitry
JPH0519027A (ja) 半導体論理集積回路
US10746791B2 (en) Glitch measurement device and glitch measurement method
KR101087225B1 (ko) 디지털 디바이스내의 특수 모드 인에이블링 장치 및 방법
JP2001356917A (ja) パルス判定装置
KR100366800B1 (ko) 전송시스템의 외부클럭 오류 감지장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee