KR100215834B1 - Gate electrode of semiconductor device and method for manufacture thereof - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극에 관한 것으로 특히, 게이트 전극의 재료로 사용하는 텅스텐 실리사이드의 재형성(Reaction)시 실리사이드 측면으로 발생하는 이상(異常) 산화막의 생성을 방지하여 접합(Junction)부분의 균일화를 향상시킨 반도체 소자의 게이트 전극 및 그 제조방법에 관한 것이다.[0001] The present invention relates to a gate electrode of a semiconductor device, and more particularly to a gate electrode of a semiconductor device, which prevents generation of an abnormal oxide film occurring on the side of a silicide when reacting tungsten silicide used as a material of a gate electrode, To a gate electrode of a semiconductor device improved in uniformity and a method of manufacturing the same.
상기와 같은 반도체 소자의 게이트 전극은 반도체 기판;상기 반도체 기판상에 선택적으로 형성되는 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막; 상기 캡절연막, 실리사이드 및 폴리실리콘층 및 게이트 산화막의 측면으로 형성되는 산화방지막; 그리고 상기 산화방지막 측면으로 형성되는 측벽 스페이서를 포함한다.The gate electrode of the semiconductor device may include: a semiconductor substrate; a gate insulating layer, a polysilicon layer, a silicide and a cap insulating layer selectively formed on the semiconductor substrate; An oxidation preventing film formed on the side surfaces of the cap insulating film, the silicide and polysilicon layer, and the gate oxide film; And a side wall spacer formed on the side of the oxidation preventing film.
Description
일반적으로 게이트 전극의 재료로는 게이트 전극과 동시에 메모리의 워드선과 같은 배선으로도 사용되므로 저항률이 낮은 재료를 사용한다.Generally, a material having a low resistivity is used as the material of the gate electrode because it is used as a gate electrode and a word line of a memory.
특히, 디지인룰이 서브미크론(Submicron)화 함에 따라 미세화에 의한 배선저항(R)의 증가와 배선피치(Pitch)의 축소에 의한 용량(Capacitance) 증대의 상승효과에 따른RC의 전달지연 문제가 발생한다.Particularly, as the design rule becomes submicron, there arises a problem of propagation delay of RC due to increase in wiring resistance (R) due to miniaturization and increase in capacitance due to decrease in wiring pitch do.
이와 같은 디자인룰의 미세화와 RC 전달지연의 문제점으로 디자인 규격이 1㎛ 이하로 될경우 종래에 일반적으로 게이트 전극의 재료로 사용하였던 폴리실리콘을 사용할 경우 소자의 동작속도와 신뢰성에서 문제를 발생시켰다. 현재 고저항인 폴리실리콘에서 특성이 폴리실리콘과 유사하고 저항이 폴리실리콘 보다 10-1∼10-2배인 고융점 금속 실리사이드가 사용되고 있다. 이하에서 첨부된 도면을 참조하여 종래반도체 소자의 게이트 전극 및 그 제조방법을 설명하면 다음과 같다.When the design standard is less than 1 탆 due to the miniaturization of the design rule and the delay in the transmission of the RC, the use of the polysilicon, which has conventionally been used as the gate electrode material, has caused problems in operation speed and reliability of the device. Current high-resistance polysilicon is similar to polysilicon and has a resistance of 10 -1 to 10 -2 times higher than that of polysilicon. Hereinafter, a conventional gate electrode and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1은 종래 반도체 소자의 게이트 전극 단면구조도이다.1 is a cross-sectional view of a gate electrode of a conventional semiconductor device.
종래 반도체 소자의 게이트 전극은 반도체 기판(1)과 상기 반도체 기판(1)에 게이트산화막(2), 폴리실리콘층(3), 실리사이드(4) 및 캡절연막(5)으로 이루어진 게이트 전극라인이 일정간격을 갖고 복수개 형성되고 상기 캡절연막(5), 실리사이드(4), 폴리실리콘층(3) 및 게이트 산화막(3)의 측면으로 측벽 스페이서(9a)가 형성된 구조이다(이때 미설명 부호 7은 이상 산화막이고 8은 LDD 영역이며,10은 고농도 소오스/드레인 영역이다).Conventionally, the gate electrode of a semiconductor device has a gate electrode line composed of a semiconductor substrate 1 and a gate oxide film 2, a polysilicon layer 3, a silicide 4 and a cap insulating film 5 on the semiconductor substrate 1, And a side wall spacer 9a is formed on the side surfaces of the cap insulating film 5, the silicide 4, the polysilicon layer 3 and the gate oxide film 3. In this case, 8 is an LDD region, and 10 is a high concentration source / drain region).
이하에서 첨부된 도면을 참조하여 종래 반도체 소사의 게이트 전극 제조방법을 설명하면 다음과 같다.Hereinafter, a method of fabricating a gate electrode of a conventional semiconductor syringe will be described with reference to the accompanying drawings.
도 2a 내지 도 2g는 종래 반도체 소자의 게이트 전극 제조공정 단면도이다.2A to 2G are cross-sectional views of a conventional semiconductor device for manufacturing a gate electrode.
먼저 도 2a에 나타낸 바와 같이 반도체 기판(1)상에 게이트 산화막(2) 및 폴리실리콘층(3)을 차례로 형성한다.First, as shown in FIG. 2A, a gate oxide film 2 and a polysilicon layer 3 are formed in this order on a semiconductor substrate 1.
도 2b에 나타낸 바와 같이 상기 폴리실리콘층(3)상에 실리사이드(4) 및 캡산화막(5)을 차례로 형성한다. 이때 실리사이드(4)는 텅스텐(W), 탄탈(Ta) 또는 티탄(Ti) 실리사이드이다.A silicide 4 and a cap oxide film 5 are sequentially formed on the polysilicon layer 3 as shown in FIG. 2B. In this case, the silicide 4 is tungsten (W), tantalum (Ta), or titanium (Ti) silicide.
도 2c에 나타낸 바와 같이 상기 캡산화막(5)상에 포토레지스트(6)를 증착하고 노광및 현상공정으로 게이트 전극 형성영역을 정의하여 상기 포토레지스트(6)를 패터닝한다.As shown in FIG. 2C, a photoresist 6 is deposited on the cap oxide film 5, and a gate electrode formation region is defined by an exposure and development process to pattern the photoresist 6.
도 2d에 나타낸 바와 같이 상기 패터닝된 포토레지스트(6)를 마스코로 이용한 식각공정으로 캡산화막(5), 실리사이드(4), 폴리실리콘층(3) 및 게이트 산화막(2)을 차례로 식각하여 실리사이드(4) 및 폴리실리콘충(3)으로 이루어진 게이트 전극을 형성한다. 그다음, 상기 포토레지스트(6)를 제거한다. 이때, 텅스텐 실리사이드(4)의 식각용액으로는 인산(H3OP4) 또는 과산화수소(H2O2)를 사용한다.The cap oxide film 5, the silicide 4, the polysilicon layer 3 and the gate oxide film 2 are sequentially etched by an etching process using the patterned photoresist 6 as a mask, (4) and the polysilicon charge (3). Then, the photoresist 6 is removed. At this time, phosphoric acid (H 3 OP 4 ) or hydrogen peroxide (H 2 O 2 ) is used as the etching solution of the tungsten suicide (4).
그다음 상기 식각용액 및 식각 잔여물인 폴리머 등을 세척용액을 사용하여 제거한다. 그리고 폴리실리콘층(3)과 텅스텐 등의 고융점 금속을 재료로 사용한 실리사이드(4)와의 접착력(Adhesion)을 향상하기 위해 열처리(Anneal)한다. 즉, 재형성(Reaction)을 한다. 그러면 실리사이드(4)의 측면으로 텅스텐이 포함된 이상(異常) 산화막(7)이 생긴다. 그다음, 상기 반도체 기판(1)내에 저농도 불순물 이온주입 공정을 실시하여 LDD 영역(8)을 형성한다. 이때, 이상 산화막(7)은 식각용액증에 포함된 산소성분 및 세척장비에서 열처리를 위한 퍼니스(Furnace)로의 이송도중에 산소부위기에 노출되면서 실리사이드(4)의 측면에 산소를 포함한 물질이 형성되어 열처리 도중에 실리사이드(4)의 측면으로 불규칙하게 돌출된 형상으로 형성된다.Then the etch solution and the etch residue polymer are removed using a cleaning solution. Annealing is performed to improve the adhesion between the polysilicon layer 3 and the silicide 4 using a refractory metal such as tungsten as a material. That is, it reacts. Then, an abnormal oxide film 7 containing tungsten is formed on the side surface of the silicide 4. Then, a low-concentration impurity ion implantation process is performed in the semiconductor substrate 1 to form the LDD region 8. At this time, the anomalous oxide film 7 is exposed to the oxygen part during the transfer of the oxygen component included in the etching solution and the furnace for the heat treatment in the cleaning equipment, and a substance including oxygen is formed on the side surface of the silicide 4, And is formed into a shape irregularly projecting to the side of the silicide 4 in the middle.
또한 텅스텐(W) 등의 고융점 금속은 내약품성 및 내산화성이 폴리실리콘 보다 떨어지는 것도 이상 산화막(7) 발생의 원인이다.Also, the high-melting-point metal such as tungsten (W) has a chemical resistance and an oxidation resistance lower than that of the polysilicon.
도 2e에 나타낸 바와 같이 상기 캡산화막(5), 실리사이드(4) 및 폴리실리콘층(3) 및게이트 산화막을 포함한 기판 전면에 측벽 형성용 산화막(9)을 형성한다.An oxide film 9 for forming a sidewall is formed on the entire surface of the substrate including the cap oxide film 5, the silicide film 4 and the polysilicon film 3 and the gate oxide film as shown in FIG. 2E.
도 2f에 나타낸 바와 같이 상기 측벽 형성용 산화막(9)을 에치-백(Etch-Back)하여 캡산화막(5), 실리사이드(4) 및 폴리실리콘층(3) 및 게이트 산화막(2)의 측면에 측벽스페이서(9a)로 형성한다.The side wall forming oxide film 9 is etched back so as to cover the side surfaces of the cap oxide film 5, the silicide film 4 and the polysilicon film 3 and the gate oxide film 2 as shown in FIG. 2F Wall spacer 9a.
이때, 실리사이드(4)의 측면으로 불규칙하게 돌출된 형상으로 형성된 이상 산화막(7)으로 인해 측벽 스페이서(9a) 또한 부분적으로 돌출된 형상으로 형성된다.At this time, the sidewall spacers 9a are also partially protruded by the abnormal oxide film 7 formed in the irregularly protruding shape on the side surface of the silicide 4.
도 2g에 나타낸 바와 같이 상기 측벽 스페이서(9a) 및 캡산화막(5)을 마스크로 아용하여 반도체 기판(1)에 고농도 불순물 이온주입 공정을 실시하여 고농도 소오스/드레인 영역(10)을 형성한다. 이때, 불규칙하에 돌출된 이상 산화막(7)으로 인해 형성하고자 하는 폭보다 좁은 범위로 고농도 소오스/드레인 영역(10)이 형성된다. 즉, 이상 산화막(7)이 이온주입을 방해하는 장벽으로써의 역할을 하여 소오수/드레인 영역의 접합(Junction)부 형성이 균일하게 형성되지 못한다.The semiconductor substrate 1 is subjected to a high concentration impurity ion implantation process by using the sidewall spacer 9a and the cap oxide film 5 as masks to form a heavily doped source / drain region 10 as shown in FIG. 2G. At this time, the high-concentration source / drain region 10 is formed in a narrower range than the width to be formed due to the abnormal oxide film 7 protruding irregularly. That is, the anomalous oxide film 7 serves as a barrier for preventing ion implantation, so that the formation of junction portions of the source / drain regions can not be uniformly formed.
종래와 같은 반도체 소자의 게이트 전극 제조방법에 있어서는 폴리실리콘 상층면에 형성된 실리사이드의 재형성(Reaction)시 실리사이드의 측면으로 불규칙하게 돌출되는 형상의 이상 산화막이 형성되어 LDD 영역 및 고농도 소오스/드레인 영역 형성을 위한 이온주입 공정시 이상 산화막이 이온주입 장벽으로 작용하여 반도체 기판내에 필요한 만큼의 접합(Junction)부분이 형성되지 않아 소자가 반도체 소자의 신뢰도 및 수율이 저하되는 문제를 발생시킨다.In the conventional method of manufacturing a gate electrode of a semiconductor device, an abnormal oxide film having a shape irregularly protruding on the side of the silicide is formed when the silicide formed on the upper surface of the polysilicon is reacted to form an LDD region and a high concentration source / drain region An abnormal oxide film acts as an ion implantation barrier in the ion implantation process for the semiconductor substrate, so that a required junction portion is not formed in the semiconductor substrate, resulting in a problem that reliability and yield of the semiconductor device are lowered.
본 발명은 종래와 같은 반도체 소자의 게이트 전극 및 그 제조방법의 문제점을 해결하기 위한 것으로 게이트 전극으로 사용하는 실리사이드의 측면에 산화방지막을 형성하여 이상 산화막의 발생을 방지하여 신뢰도 및 수율을 향상시킨 반도체 소자의 게이트 전극 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention relates to a gate electrode of a conventional semiconductor device and a method of fabricating the same, and more particularly, to a semiconductor device having improved reliability and yield by forming an oxidation film on the side of a silicide used as a gate electrode, A gate electrode of the device and a method of manufacturing the same.
도 1은 종래 반도체 소자의 게이트 전극 단면구조도1 is a sectional view of a gate electrode of a conventional semiconductor device
도 2a 내지 도 2g는 종래 반도체 소자의 게이트 전극 제조공정 단면도2A to 2G are cross-sectional views of a conventional semiconductor device for a gate electrode manufacturing process
도 3은 본 발명 반도체 소자의 게이트 전극 단면구조도3 is a cross-sectional view of a gate electrode of a semiconductor device according to the present invention
도 4a 내지 도 4g는 종래 반도체 소자의 게이트 전극 제조공정 단면도FIGS. 4A to 4G are sectional views of a conventional semiconductor device for a gate electrode manufacturing process
도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
20 : 반도체 기판 21 : 게이트 산화막20: semiconductor substrate 21: gate oxide film
22 : 폴리실리콘층 23 : 실리사이드22: polysilicon layer 23: silicide
24 : 캡절연막 25 : 포토레지스트24: cap insulating film 25: photoresist
26 : 산화 방지막 27 : LDD 영역26: oxidation preventing film 27: LDD region
28a : 측벽 스페이서 29 : 고농도 소오스/드레인 영역28a: sidewall spacer 29: high concentration source / drain region
본 발명 반도체 소자의 게이트 전극은 반도체 기판; 상기 반도체 가판상에 선택적으로 형성되는 게이트 절연막, 폴리실리콘층, 실리사이드 및 캡절연막; 상기 캡절연막, 실리사이드 및 폴리실리콘층 및 게이트 절연막의 측면으로 형성되는 산화방지막; 그리고 상기 산화방지막 측면으로 형성되는 측벽 스페이서를 포함한다.A gate electrode of a semiconductor device of the present invention comprises: a semiconductor substrate; A gate insulating film, a polysilicon layer, a silicide and a cap insulating film selectively formed on the semiconductor substrate; An oxidation preventing film formed on the side surfaces of the cap insulating film, the silicide and the polysilicon layer and the gate insulating film; And a side wall spacer formed on the side of the oxidation preventing film.
또한 상기와 같은 반도체 소자의 게이트 전극 제조방법은 반도체 기판상에 게이트절연막, 폴리실리콘층, 실리사이드 및 캡절연막을 차례로 형성하는 단계; 상기 캡절연막, 실리사이드, 폴리실리콘 및 게이트 절연막을 선택적으로 패터닝하여 일정간격을 갖는 게이트 전극을 형성하는 단계;상기 패터닝된 캡절연막, 실리사이드, 폴리실리콘층 및 게이트 절연막을 포함한 기판 전면에 산화 방지막을 형성하는 단계; 상기실리사이드 및 폴리실리콘의 접착력 향상을 위한 재형성 공정을 실시하는 단계; 상기 산화 방지막 전면에 측벽형성용 절연막을 형성하는 단계; 상기 측벽 형성용 절연막을 에치백하여 측벽 스페이서로 형성하는 단계를 포함한다.The method of fabricating a gate electrode of a semiconductor device includes the steps of sequentially forming a gate insulating layer, a polysilicon layer, a silicide, and a cap insulating layer on a semiconductor substrate; Forming a gate electrode having a predetermined distance by selectively patterning the cap insulation layer, the silicide, the polysilicon, and the gate insulation layer, forming an oxidation prevention layer on the entire surface of the substrate including the patterned cap insulation layer, the silicide, the polysilicon layer, ; Performing a reforming process for improving adhesion of the silicide and polysilicon; Forming an insulating film for forming a sidewall on the entire surface of the oxidation preventing film; And forming the sidewall spacers by etching back the insulating film for forming the sidewalls.
이와 같은 본 발명 반도체 소자의 게이트 전극 및 그 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The gate electrode and the method of manufacturing the same of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명 반도체 소자의 게이트 전극 단면구조도이다.3 is a cross-sectional view of a gate electrode of a semiconductor device according to the present invention.
본 발명 반도체 소자의 게이트 전극은 반도체 기판(20)과 상기 반도체 기판(20)에 게이트 산화막(21), 폴리 실리콘층(22), 실리사이드(23) 및 캡절연막(24)으로 이루어 진 게이트 전극라인이 일정간격을 갖고 복수개 형성되고, 상기 실리사이드(23)를 포함한 게이트 전극라인 측면으로 산화 방지막(26)이 형성되고 상기 산화 방지막(26)의 측면으로 측벽 스페이서(28a)가 형성된 구조이다.The gate electrode of the semiconductor device of the present invention includes a semiconductor substrate 20 and a gate electrode line 21 made of a gate oxide film 21, a polysilicon layer 22, a silicide 23 and a cap insulating film 24, And a side wall spacer 28a is formed on a side surface of the oxidation preventing film 26. The side wall spacers 28a are formed on the sides of the gate electrode line including the silicide 23 and the oxidation preventing film 26,
이때, 미설명 부호 (27)는 LDD 영역이고 (29)는 고농모 소오스/드레인 영역이다..At this time, the unexplained reference numeral 27 is the LDD region and the reference numeral 29 is the high concentration source / drain region.
이때 산화 방지막(26)은 질화막으로 형성되며 500Å 이하의 두께로 형성된다.At this time, the oxidation preventing film 26 is formed of a nitride film and has a thickness of 500 Å or less.
이하에서, 도 4a 내지 도 4g를 참조하여 본 발명 반도체 소자의 게이트 전극 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a gate electrode of a semiconductor device of the present invention will be described with reference to FIGS. 4A to 4G.
도 4a에 나타낸 바와 같이 반도체 기판(20)상에 게이트 산화막(21) 및 폴리실리콘층(22)을 차례로 형성한다.A gate oxide film 21 and a polysilicon layer 22 are sequentially formed on the semiconductor substrate 20 as shown in FIG.
도 4b에 나타낸 바와 같이 상기 폴리실리콘층(22)상에 실리사이드(23) 및 캡절연막(24)을 차례로 형성한다. 이때, 실리사이드(23)는 텅스텐(W), 탄탈(Ta) 및 티탄(Ti)등과 같은 고융점 금속 실리사이드이다.A silicide 23 and a cap insulating film 24 are formed in this order on the polysilicon layer 22 as shown in FIG. 4B. At this time, the silicide 23 is a refractory metal silicide such as tungsten (W), tantalum (Ta), and titanium (Ti).
도 4c에 나타낸 바와 같이 상기 캡절연막(24) 전면에 포토레지스트(25)를 증착하고 노광 및 현상공정으로 게이트 전극라인 형성영역을 정의하여 상기 포토레지스트(25)를 패터닝한다.As shown in FIG. 4C, a photoresist 25 is deposited on the entire surface of the cap insulation layer 24, and the photoresist 25 is patterned by defining a gate electrode line formation region in an exposure and development process.
도 4d에 나타낸 바와 같이 상기 패터닝된 포토레지스트(25)를 마스크로 이용한 식각공정으로 캡절연막(24), 실리사이드(23), 폴리실리콘층(22) 및 게이트 산화막(21)을선택적으로 제거하여 게이트 전극 라인으로 사용할 부분만 남긴다.The cap insulating film 24, the silicide 23, the polysilicon layer 22 and the gate oxide film 21 are selectively removed by an etching process using the patterned photoresist 25 as a mask, Leaving only the parts to be used as electrode lines.
도 4e에 나타낸 바와 같이 상기 캡절연막(24), 살리사이드(23), 폴리실리콘층(22) 및 게이트 산화막(2I)을 포함한 기판 전면에 산화 방자막(26)을 형성한다.The oxidation protection film 26 is formed on the entire surface of the substrate including the cap insulating film 24, the salicide 23, the polysilicon layer 22 and the gate oxide film 2I as shown in FIG. 4E.
그다음, 실리사이드(23)와 폴리실리콘(22)과의 접착력(Adhesion)을 향상시키기 위해 재형성(Reaction) 공장을 실시한다. 즉, 열처리 공장을 실시하여 실리사이드(23) 및폴리실리콘(22)으로 이루어진 게이트 전극의 접착력을 향상시킨다.Then, a Reaction plant is performed to improve the adhesion between the silicide 23 and the polysilicon 22. That is, a heat treatment plant is performed to improve the adhesion of the gate electrode made of the silicide 23 and the polysilicon 22.
그다음 저농도 불순물 이온을 반도체 기판(20)에 주입하여 LDD 영역(27)음 형성한다. 이때, 산화 방지막(26)은 질화막(Nitride)을 사용하여 형성한다. 또한 그 두께는 500Å 이하가 되도록 형성한다. 그리고, 산화 방지막(26)의 두께를 500Å 이하로 형성하는 이유는 그 두께가 두꺼우면 LDD 영역(27)을 형성하기 위한 이온주입 공정시 산화 방지막(26)이 이온주입 마스크(Mask)로 작용하여 LDD 영역(27)을 형성할수 없기 때문이다. 참고적으로 반도체 기판내에 100KeV의 에너지로 비소(As)이온을 주입할때 이온주입을 방지할 수 있는 최소두께는 산화막(SiO2)이 1㎛이고, 질화막(Si3N4)의 경우는 0.7㎛이다(1㎛ = 10-6m,1Å= 10-10m).Then, low-concentration impurity ions are injected into the semiconductor substrate 20 to form the LDD region 27 in a negative manner. At this time, the oxidation preventing film 26 is formed using a nitride film. And the thickness is formed to be 500 angstroms or less. The reason for forming the oxidation preventing film 26 to a thickness of 500 Å or less is that if the thickness of the oxidation preventing film 26 is large, the oxidation preventing film 26 acts as an ion implantation mask (mask) in the ion implantation process for forming the LDD region 27 The LDD region 27 can not be formed. For reference, the minimum thickness for preventing ion implantation when implanting arsenic (As) ions with an energy of 100 keV into the semiconductor substrate is 1 μm for the oxide film (SiO 2 ) and 0.7 for the nitride film (Si 3 N 4 ) (1 탆 = 10 -6 m, 1 Å = 10 -10 m).
도 4f에 나타낸 바와 같이 상기 산화 방지막(26) 전면에 측벽 형성용 절연막(28)을증착한다.An insulating film 28 for forming a sidewall is deposited on the entire surface of the oxidation preventing film 26 as shown in FIG.
도 4g에 나타낸 바와 같이 상기 측벽 형성용 절연막(28)을 에치백(Etch Back)하여캡절연막(24), 실리사이드(23) 및 폴리실리콘(22) 및 게이트 산화막(21)의 측면에 측벽 스페이서(28a)로 형성한다.The side wall forming insulating film 28 is etched back to form side wall spacers (not shown) on the sides of the cap insulating film 24, the silicide 23, the polysilicon 22, and the gate oxide film 21, 28a.
이때, 반도체 기판(20)상층 및 캡산화막(24) 상층에 형성된 산화 방지막(26)도 어느정도 식각된다. 그다음, 고농도 불순물 이온을 반도체 기판(20)에 주입하여 고농도소오스/드레인 영역(29)을 형성한다.At this time, the oxidation preventing film 26 formed on the upper layer of the semiconductor substrate 20 and the cap oxide film 24 is also etched to some extent. Then, high-concentration impurity ions are implanted into the semiconductor substrate 20 to form a high-concentration source / drain region 29.
본 발명 반도체 소자의 게이트 전극에 있어서는 실리사이드의 측면으로 산화 방지막인 질화막을 형성하여 실리사이드 재형성(Reaction)시 실리사이드의 측면으로 이상 산화막이 발생하는 것을 방지하여 저농도 및 고농도 불순물 이온주입 공정시 정확한 이온주입 공정으로 접합(Junction) 특성에 영향을 주지 않으므로 실리사이드를 게이트 전극으로 사용한 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다.In the gate electrode of the semiconductor device of the present invention, a nitride film, which is an oxidation preventing film, is formed on the side of the silicide to prevent the occurrence of an abnormal oxide film on the side of the silicide during the silicide reformation, Since the process does not affect the junction characteristics, the reliability and yield of the semiconductor device using the silicide as the gate electrode are improved.
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