KR100214275B1 - Word line driving circuit and data output buffer - Google Patents
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Abstract
본 발명은 부트스트랩핑 노드를 프리차지 시키는 부트스트랩 트랜지스터의 백 바이어스를 네가티브 전위에서 그라운드 전위로 만들어 NMOS 트랜지스터의 본체 효과를 줄임으로써 부트스트랩핑 전압을 증가시켜 워드라인의 스피드를 증가시킨 워드라인 구동회로에 관한 것이다. 또한, 본 발명은 CMOS 형 데이터 출력버퍼의 풀-업 및 풀-다운 트랜지스터를 3중 웰로 구성하고, 이 3중 웰의 NMOS용 P-웰의 백 바이어스로 접지전압을 가하여 본체 효과에 의한 문턱전위 손실을 줄임으로써, 동작속도를 향상시킨 데이터 출력버퍼에 관한 것이다.The present invention increases the word line speed by increasing the bootstrapping voltage by reducing the main body effect of the NMOS transistor by making the back bias of the bootstrapping transistor precharge of the bootstrapping node from the negative potential to the ground potential. It's about the furnace. In addition, according to the present invention, the pull-up and pull-down transistors of the CMOS data output buffer are configured as triple wells, and the threshold potential due to the body effect is applied by applying ground voltage to the back bias of the P-well for NMOS of the triple wells. By reducing the loss, the present invention relates to a data output buffer with improved operation speed.
Description
제1도는 종래의 워드라인 구동 회로도.1 is a conventional word line driver circuit diagram.
제2도는 종래의 데이터 출력버퍼의 회로도.2 is a circuit diagram of a conventional data output buffer.
제3도는 본 발명의 제1실시예에 의한 워드라인 구동 회로도.3 is a word line driving circuit diagram according to a first embodiment of the present invention.
제4도는 제1실시예에서 사용된 NMOS트랜지스터의 문력전압 특성도.4 is a characteristic voltage characteristic of an NMOS transistor used in the first embodiment.
제5도는 제1실시예에 따른 시뮬레이션 결과도.5 is a simulation result diagram according to the first embodiment.
제6도는 본 발명의 제2실시예에 의한 테이타 출력버퍼의 회로도.6 is a circuit diagram of a data output buffer according to a second embodiment of the present invention.
제7도는 본 발며의 제3실시예에 의한 데이터 출력버퍼의 회로도.7 is a circuit diagram of a data output buffer according to a third embodiment of the present invention.
제8도는 본 발명의 제4실시예에 의한 데이터 출력버퍼의 회로도.8 is a circuit diagram of a data output buffer according to a fourth embodiment of the present invention.
제9도는 제2내지 제4실시예에서 사용된 NMOS트랜지스터의 래이아웃 단면도.9 is a layout view of a layout of the NMOS transistors used in the second to fourth embodiments.
제10도는 제2내지 제4실시예에서 사용된 NMOS트랜지시스터의 문턱전압 특성도.10 is a threshold voltage characteristic diagram of an NMOS transistor used in the second to fourth embodiments.
제11도는 제2내지 제4실시예에 따른 시뮬레이션 결과도.11 is a simulation result diagram according to the second to fourth embodiments.
본 발명은 반도체 메모리 장치의 워드라인 구동회로와 데이터 출력버퍼에 관한 것으로, 특히 본체 효과(body-effect)에 따라 MOS의 문턱전위가 변화하는 성질을 각각 이용하여 스피드를 증가시킨 워드라인 구동회로와 데이타 출력버퍼에 관한 것이다.The present invention relates to a word line driving circuit and a data output buffer of a semiconductor memory device, and more particularly, to a word line driving circuit of which the speed is increased by using properties in which the threshold potential of the MOS changes according to a body-effect. It is about a data output buffer.
제1도는 종래의 워드라인 구동 회로도를 도시한 것이다.1 shows a conventional word line driving circuit diagram.
먼저 로오 디코더 프리차지 신호 Axij 및 Axmn이 '하이'로 입력되면, 입력노드(N1)의 전위는 '하이'가 된다. 상기 입력 노드(N1)에 드레인이 접속된 제1 NMOS 트랜지스터(MN1)는 그 자신의 게이트로 인가되는 전원전압(Vdd)에 의해 턴-온되어 부트스트랩핑 노드(N2)로 Vdd-Vt 만큼의 전위를 프리차지시킨다. 그후, 워드라인 부스팅 신호 px+a 가 Vdd전압으로 입력되면, 상기 부트스트랩핑 노드(N2)가 더블 부트스트랩핑되어 워드라인 WL0에 고전압 px+이 전달되게 된다. 이때, 상기 제1NMOS 트랜지스터(MN1)는 백 바이어스(back bias)가 네가티브 전위(-Vbb)를 갖는 p-웰 상에 위치하여 본체 효과(Body effect)에 의해 문턱 전위 손실이 발생하게 된다.First, when the low decoder precharge signals Axij and Axmn are input as 'high', the potential of the input node N1 becomes 'high'. The first NMOS transistor MN1 having a drain connected to the input node N1 is turned on by a power supply voltage Vdd applied to its own gate, and thus, as much as Vdd-Vt to the bootstrapping node N2. Precharge the potential. Thereafter, when the word line boosting signal px + a is input to the voltage Vdd, the bootstrapping node N2 is double bootstraped so that the high voltage px + is transferred to the word line WL0. In this case, the first NMOS transistor MN1 has a back bias on the p-well having a negative potential (-Vbb), and thus a threshold potential loss occurs due to a body effect.
상기 NMOS 트랜지스터(MN1)의 본체 효과(Body Effect)는The body effect of the NMOS transistor MN1 is
이고, 상기 NMOS 트랜지스터(NM1)의 문턱전위(Vt)는The threshold potential Vt of the NMOS transistor NM1 is
이다.to be.
종래의 워드라인 구동 회로는 통상적으로 64M 디램(DRAM) 이하의 디바이스에서는 제1도와 같이 사용하고, 64M DRAM 이상 256M DRAM에서는 상기 NMOS 트랜지스터(MN1)의 문턱전위의 손실을 줄이기 위해 공정을 추가하여 네티브(Native) NMOS 트랜지스터[네가티브 전위(-Vbb)를백 바이어스로 하며 N+주입 공정을 추가하여 문턱전위를 낮춘 NMOS 트랜지스터]를 사용하는 방법과 제1도의 NMOS 트랜지스터(MN1)의 게이트에 Vxg(Vdd + Vth Vxg Vbb) 전압을 만들어 부트스트랩 노드(N2)의 프리차지 전압을 높이는 방법이 사용되어 왔다.Conventional word line driving circuits are typically used as shown in FIG. 1 in devices below 64M DRAM, and in processes above 64M DRAM and 256M DRAM, a process is added to reduce the threshold potential loss of the NMOS transistor MN1. A method of using a native NMOS transistor (an NMOS transistor having a negative potential (-Vbb) with a back bias and a lower threshold potential by adding an N + injection process) and Vxg (Vdd) at the gate of the NMOS transistor MN1 of FIG. A method of increasing the precharge voltage of the bootstrap node N2 by creating a voltage of + Vth Vxg Vbb) has been used.
그러나, 이것은 각각 공정이 추가되는 문제점(마스크(Mask) 공정이 추가됨)이 생기며, 또한 Vxg 전압을 사용하는 경우 전압 제어가 잘못되어 상기 NMOS 트랜지스터((MN1)가 향상 턴-온되어 부트스트랩 노드의 전압이 손실되는 경우가 발생하게 된다,However, this causes a problem (addition of mask process), respectively, and the voltage control of the NMOS transistor (MN1) is improved by turning on the voltage of the bootstrap node due to incorrect voltage control when using the Vxg voltage. Will be lost,
제2도는 종래의 NMOS형 데이터 출력버퍼의 회로도로서, CMOS 트랜지스터의 사용시 발생되는 래치-업을 방지하고, VILL특성을 개선하기 위해 풀-업 및 풀-다운 트랜지스터를 NMOS 트랜지스터로 사용하였다.2 is a circuit diagram of a conventional NMOS data output buffer, in which pull-up and pull-down transistors are used as NMOS transistors to prevent latch-up generated when using CMOS transistors and to improve V ILL characteristics.
상기 NMOS 트랜지스터를 풀-업 및 풀-다운 트랜지스터로 사용하면, 1기가(G) 이상의 DRAM에서 전원전압(Vdd)이 2V 이하로 낮아지면서 게이트-소오스 간의 전압(Vgs)은 줄어들고 본체 효과는 증가하여 NMOS 트랜지스터 특성이 저하하게 된다, 따라서 VOH레벨은 낮아지고 스피드는 지연되는 문제점이 발생된다,When the NMOS transistors are used as pull-up and pull-down transistors, the power supply voltage Vdd is lowered to 2V or less in DRAMs of 1G or more, so that the gate-source voltage Vgs decreases and the body effect increases. NMOS transistor characteristics are deteriorated, thus the problem is that the V OH level is lowered and the speed is delayed.
따라서 본 발명에서는 부트스트랩핑 노드를 프리차지 시키는 NMOS 트랜지스터의 백 바이어스를 네가티브 전위에서 그라운드 전위로 만들어 NMOS 트랜지스터의 본체 효과를 줄임으로써 부트스트랩 전압을 증가시켜 워드라인의 스피드를 증가시킨 워드라인 구동회로를 제공하는데에 그 목적이 있다.Therefore, in the present invention, the word line driving circuit increases the speed of the word line by increasing the bootstrap voltage by reducing the main body effect of the NMOS transistor by making the back bias of the NMOS transistor which precharges the bootstrapping node from the negative potential to the ground potential. The purpose is to provide.
본 발명의 다른 목적은 CMOS 형 데이터 출력버퍼의 풀-업 및 풀-더운 트랜지스터를 3중 웰로 구성하고, 이 3중 웰의 NMOS용 P-웰의 백 바이어스로 접지전압을 가하여 본체 효과에 의한 문턱전압 손실을 줄임으로써, 동작속도를 향상시킨 데이터 출력버퍼를 제공하는데에 있다.Another object of the present invention is to configure the pull-up and full-hot transistors of the CMOS data output buffer as triple wells, and apply the ground voltage to the back bias of the P-well for NMOS of the triple wells, thereby causing a threshold due to the main body effect. The purpose of the present invention is to provide a data output buffer with improved operation speed by reducing voltage loss.
상기 목적을 달성하기 위하여, 본 발명의 워드라인 구동 회로는 P형 기판 또는 접지전압으로 바이어스된 제1 P-웰과, 상기 P형 기판 또는 제1 P-웰 속에 전원전압으로 바이어스된 N-웰과, 상기 N-웰 속에 접지전압으로 바이어스된 제2 P-웰과, 상기 제2 P-웰 속에 래이아웃된 부트스트랩 트랜지스터를 구현하였다.In order to achieve the above object, the word line driving circuit of the present invention includes a first P-well biased with a P-type substrate or a ground voltage, and an N-well biased with a power supply voltage in the P-type substrate or the first P-well. And a second P-well biased with a ground voltage in the N-well, and a bootstrap transistor laid out in the second P-well.
상기 목적을 달성하기 위하여, 본 발명의 데이터 출력버퍼는 P형 기판 또는 접지전압(Vss)으로 바이어스된 제1 P-웰과, 상기 P형 기판 또는 제1 P-웰 속에 전원접압(Vdd)으로 바이어스된 N-웰과, 상기 N-웰 속에 접지전압으로 바이어스된 제2 P-웰과, 상기 제 제2 P-웰 속에 래이아웃된 상기 풀-업 드라이버용 NMOS 트랜지스터를 구비하였다.In order to achieve the above object, the data output buffer of the present invention comprises a first P-well biased to a P-type substrate or ground voltage (Vss) and a power supply voltage (Vdd) into the P-type substrate or the first P-well. And a biased N-well, a second P-well biased to ground voltage in the N-well, and an NMOS transistor for the pull-up driver laid out in the second P-well.
상기 목적을 달성하기 위하여, 본 발명의 다른 데이터 출력버퍼는 P형 기판 또는 접지전압(Vss)으로 바이어스된 제1 P-웰과, 상기P형 기판 또는 제1P-웰 속에 전원전압(Vdd)으로 바이어스된 N-웰과, 상기 N-웰 속에 접지전압으로 바이어스된 제2 p-웰과, 상기 제2 p-웰 속에 래이아웃된 상기 풀-다운 드라이버용 NMOS 트랜지스터를 구비하였다.In order to achieve the above object, another data output buffer of the present invention is a P-type substrate or a ground voltage (Vss) biased to the first P-well, and the power supply voltage (Vdd) in the P-type substrate or the first P-well A biased N-well, a second p-well biased to ground voltage in the N-well, and an NMOS transistor for the pull-down driver laid out in the second p-well.
상기 목적을 달성하기 위하여, 본 발명의 또다른 데이터 출력버퍼는 P형 기판 또는 접지전압(Vss)으로 바이어스된 제1 P-웰과, 상기 P형 기판 또는 제1 P-웰 속에 전원전압(Vdd)으로 바이어스된 N-웰과, 상기 N-웰 속에 접지전압으로 바이어스된 제2 P-웰과, 상기 제2 P-웰 속에 래이아웃된 상기 풀-업 및 풀-다운 드라이버용 NMOS 트랜지스터를 구비하였다,In order to achieve the above object, another data output buffer of the present invention includes a first P-well biased with a P-type substrate or ground voltage (Vss), and a power supply voltage (Vdd) in the P-type substrate or the first P-well. N-well biased to the N-well, a second P-well biased to ground voltage in the N-well, and an NMOS transistor for the pull-up and pull-down driver laid out in the second P-well. Was,
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다,Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention;
제3도는 본 발명의 제1 실시예에 의한 워드라인 구동 회로도로서, 제1 입력노드(N1) 및 부트스트랩 노드(N2) 사이에 접속되고 게이트로 전원전압이 인가되는 부트스트랩 트랜지스터(MN1)와, 워드라인 부스팅 신호와 워드라인 사이에 접속되며 게이트가 상기 부트스트랩 노드에 연결된 고전위 전달 트랜지스터(MN2)와, 사이 워드라인과 접지전압 사이에 접속되며 게이트가 제2 입력노드에 연결된 저전위 전달 트랜지스터(MN3)를 구비한다. 여기서 상기 부트스트랩 트랜지스터(MN1)는 256M디램 이상의 공정에서 보편화 되어 있는 3중 웰 구조로 레이아웃되어 있으며, 제2 P-웰(P-Well2)의 백 바이어스를 종래의 네가티브 전위(-Vbb)에서 그라운드(GND) 전위로 전환시켜 구현한 것이다. 이때, 제1 NMOS 트랜지스터(MN1)의 문턱전위(Vt)는 제4도와 같이 쉬프트(shift)되고, 추가되는 공정없이 하나의 칩내에서 NMOS 트랜지스터의 백 바이어스를 낮춘 디바이스를 구성할 수 있는 장점이 있다,3 is a word line driving circuit diagram according to a first embodiment of the present invention, which is connected between a first input node N1 and a bootstrap node N2 and a bootstrap transistor MN1 to which a power supply voltage is applied to a gate. A high potential transfer transistor (MN2) connected between the word line boosting signal and the word line and having a gate connected to the bootstrap node, and a low potential transfer connected between the word line and the ground voltage and having a gate connected to the second input node. A transistor MN3 is provided. Here, the bootstrap transistor MN1 is laid out in a triple well structure that is common in a process of 256M DRAM or more, and the back bias of the second P-well P-Well2 is grounded at a conventional negative potential (-Vbb). It is implemented by switching to the (GND) potential. At this time, the threshold potential Vt of the first NMOS transistor MN1 is shifted as shown in FIG. 4 and has an advantage in that a device having a low back bias of the NMOS transistor can be configured in one chip without an additional process. ,
상기 워드라인 구동 회로의 동작은, 먼저 로오 디코더 프리차지 신호 pxDP가 로우 레벨을 갖고 있다가 라스 신호(RAS)가 인에이블되면, 로오 어드레스를 받아들여 프리디코더 신호인 Axij 및 Axmn이 '하이'가 되어 NMOS 트랜지스터(NM1)의 부트스트랩 SHEM(N2) 가 Vdd-Vth으로 프리차지되고, 워드라인 부스팅 신호 px+_a가 들어가면 제2 NMOS 트랜지스터(MN2)의 게이트 전압을 부트스트랩 노드(N2)가 더블 브트스트랩핑 되므로 NMOS 트랜지스터의 문턱전위 손실없이 워드라인 전압을 전달하게 된다.In the operation of the word line driver circuit, when the low decoder precharge signal pxDP has a low level and the Lars signal RAS is enabled, the word decoder driver accepts the low address and the predecoder signals Axij and Axmn become 'high'. The bootstrap SHEM N2 of the NMOS transistor NM1 is precharged to Vdd-Vth, and when the wordline boosting signal px + _a enters, the bootstrap node N2 doubles the gate voltage of the second NMOS transistor MN2. Since it is bootstrapping, it delivers the wordline voltage without losing the threshold potential of the NMOS transistor.
본 발명의 제1 실시예에 의한 워드라인 구동 회로의 시뮬레이션 결과는 제5도와 같다, 여기서 a 파형은 로오 디코더 인에이블 신호이고, b 파형은 종래의 부트스트랩핑 레벨을, c 파형은 본 발명의 제1 실시예에 의한 부트스트랩핑 파형을 나타낸 것이다. 그리고, d 파형은 종래의 워드라인 전압을, e 파형은 제1 실시예에 의한 워드라인 전압을 나타내고 있으며, f 파형은 워드라인 시작점을, g 파형은 워드라인 끝점을 표시한 것이다.The simulation result of the word line driving circuit according to the first embodiment of the present invention is shown in FIG. 5, where a waveform is a row decoder enable signal, b waveform is a conventional bootstrapping level, and c waveform is The bootstrapping waveform according to the first embodiment is shown. The waveform d represents a conventional word line voltage, the waveform e represents a word line voltage according to the first embodiment, the waveform f represents a word line start point, and the waveform g represents a word line end point.
제5도의 시뮬레이션 결과에서도 알수 있듯이, NMOS 트랜지스터의 문턱전위가 감소되어 부트스트래핑 레벨이 높아지는 효과와 워드라인의 스피드가 빨라지는 것을 확인 할수 있다.As can be seen from the simulation results of FIG. 5, it can be seen that the threshold potential of the NMOS transistor is reduced to increase the bootstrapping level and the speed of the word line.
본 발명은 제3도에서 상기 제1, 제2, 제3 NMOS 트랜지스터(MN1,MN2,MN3)부분을 독립시켜 서브워드라인 드라이버를 구성하고, 이때 제1 NMOS 트랜지스터(MN1)의 백 바이어스를 그라운드 레벨로 만들어 부트스트랩핑 노드의 프리차지 전압을 높일 수도 있다.According to the present invention, the first, second, and third NMOS transistors MN1, MN2, and MN3 are independently formed to form a subword line driver, and the back bias of the first NMOS transistor MN1 is grounded. Leveling can also increase the precharge voltage of the bootstrapping node.
제6도는 본 발명의 제2 실시예에 의한 NMOS형 데이터 출력버퍼의 회로도로서, 풀-업 트랜지스터(MN4)를 3중 웰 구조로 래이아웃한 것이다.6 is a circuit diagram of an NMOS data output buffer according to a second embodiment of the present invention, in which the pull-up transistor MN4 is laid out in a triple well structure.
3중 웰 구조를 갖는 상기 풀-업 드라이버용 NMOS 트랜지스터(MN4)는 제2 P-웰(pwell2)의 백 바이어스를 종래의 경우 네가티브 전위(-Vbb)에서 접지전위(Vss)로 가하므로써, 본체 효과를 감소시켰다.The pull-up driver NMOS transistor MN4 having a triple well structure applies the back bias of the second P-well pwell2 from the negative potential (-Vbb) to the ground potential (Vss) in the conventional case. Reduced the effect.
식(2)는 본체 효과 상수 Υ를 포함한 문턱전위(Vt)값이다. 여기서, 식(1)의 문턱전위(Vt)는 백바이어스 VSB의 V2승에 비례하므로, 백 바이어스를 낮추면 본체 효과가 문턱전위에 미치는 영향이 감소하여 NMOS 트랜지스터의 특성이 개선되게 된다. 즉, 데이터 출력 버퍼에서 풀-업 드라이버용 NMOS 트랜지스터와 풀-다운 드라이버용 NMOS 트랜지스터의 문턱전압(Vt)이 감소하게 되면, 풀-업 노드와 풀-다운 노드의 전압은 같으므로, VOH및 VOL특성이 개선되면서 데이터 출력 속도가 빨라지게 된다.Equation (2) is the threshold potential Vt value including the body effect constant Υ. Here, the threshold voltage (Vt) of the formula (1) is proportional to the square of the back bias V 2 V SB, is presented to lower the back-bias effect is reduced body effect on the threshold voltage improving the characteristics of the NMOS transistor. That is, when the threshold voltage (Vt) of the pull-up driver NMOS transistor and the pull-down driver NMOS transistor decreases in the data output buffer, the voltages of the pull-up node and the pull-down node are the same, so that V OH and Improved V OL characteristics result in faster data output.
제7도는 본 발명의 제3 실시예에 의한 NMOS 형 데이터 출력버퍼의 회로도로서, 3중 웰 구조를 갖는 풀-다운 트랜지스터(MN5)의 제2 P-웰(pwell2)의 백 바이어스를 종래의 경우 네가티브 전위(-Vbb)에서 접지전위(Vss)로 가하므로써, 본체 효과를 감소시켰다.FIG. 7 is a circuit diagram of an NMOS type data output buffer according to a third embodiment of the present invention, in which the back bias of the second P-well pwell2 of the pull-down transistor MN5 having a triple well structure is conventionally determined. By applying the negative potential (-Vbb) to ground potential (Vss), the body effect was reduced.
제8도는 본 발명의 제4 실시예에 의한 NMOS형 데이터 출력버퍼의 회로도로서, 3중 웰 구조를갖는 풀-업 및 풀-다운 트랜지스터(MN4/MN5)의 제2P-웰(pwell2)의 바이어스를 네가티브 전위(-Vbb)에서 접지전위(Vss)로 가하므로써, 본체 효과를 감소시켰다.FIG. 8 is a circuit diagram of an NMOS data output buffer according to a fourth embodiment of the present invention, in which the bias of the second P-well pwell2 of the pull-up and pull-down transistors MN4 / MN5 having a triple well structure is shown in FIG. The main body effect was reduced by adding to the ground potential (Vss) at negative potential (-Vbb).
제9도는 제2 내지 제4 실시예에 사용된 NMOS 트랜지스터의 래이아웃 단면도로서, P형 기판 또는 접지전압(Vss)으로 바이어스된 제1 P-웰과, 상기 P형 기판 또는 제1 P-웰 속에 전원전압(Vdd)으로 바이어스된 N-웰과, 상기 N-웰 속에 접지전압으로 바이어스된 제2 P-웰과, 상기 제2 P-웰 속에 래이아웃된 상기 풀-업 또는 풀-다운 드라이버용 NMOS 트랜지스터로 구성된다.9 is a lay-out cross-sectional view of the NMOS transistors used in the second to fourth embodiments, in which a first P-well biased with a P-type substrate or ground voltage Vss, and the P-type substrate or the first P-well are shown in FIG. An N-well biased with a supply voltage Vdd in it, a second P-well biased with a ground voltage in the N-well, and the pull-up or pull-down driver laid out in the second P-well It is composed of an NMOS transistor.
제10도는 제2 내지 제4 실시에에서 사용된 NMOS 트랜지스터의 문턱전압 특성도를 나타낸 것으로, 본 발명에 의해 NMOS 트랜지스터의 문턱전압(Vt)이 쉬프트하여 낮아졌음을 알수 있다.FIG. 10 shows threshold voltage characteristics of the NMOS transistors used in the second to fourth embodiments, and it can be seen that the threshold voltage Vt of the NMOS transistor is shifted and lowered according to the present invention.
제11도는 제2 내지 제4 실시예에 따른 시뮬레이션 결과도로서, a 파형은 풀-업 노드의 파형을, b 파형은 종래의 데이터 출력버퍼의 출력파형을, c 파형은 본 발명의 데이터 출력버퍼의 출력파형을 나타낸 것이다.11 is a simulation result diagram according to the second to fourth embodiments, in which a waveform is a waveform of a pull-up node, b waveform is an output waveform of a conventional data output buffer, and c waveform is a data output buffer of the present invention. Shows the output waveform of.
이상에서 설명한 바와 같이, 본 발명의 실시예에 의한 워드라인 구동회로는 로오 디코더의 부트스트랩핑 노드를 프리차지시키는 NMOS 트랜지스터의 백 바이어스를 네가티브 전위에서 그라운드로 만들어 NMOS 트랜지스터의 본체 효과를 줄임으로써, 부트스트랩핑 전압을 증가시켜 워드라인의 스피드를 증가시키는 효과가 있다. 또한, 본 발명의 실시예에 의한 데이터 출력버퍼는 1기가(G) 디램의 디바이스에서 낮은 전원전압에서 동작하는 NMOS 트랜지스터의 본체 효과에 의해 문턱전위(Vth)증가를 감소시켜 종래의 회로를 전원전압(Vdd) 2V 이하에서도 스피드 저하없이 사용할수 있는 효과가 있다.As described above, the word line driving circuit according to the embodiment of the present invention reduces the main body effect of the NMOS transistor by making the back bias of the NMOS transistor which precharges the bootstrapping node of the row decoder at negative potential to ground, Increasing the bootstrapping voltage increases the speed of the word line. In addition, the data output buffer according to the embodiment of the present invention reduces the threshold potential (Vth) increase due to the main body effect of the NMOS transistor operating at a low power supply voltage in a device of 1 Gigabyte (G) DRAM to supply a conventional circuit power supply voltage. (Vdd) It is effective to use even under 2V without speed reduction.
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